基於五階段流水線的RISC-V CPU模擬器實現
RISC-V是源自Berkeley的開源體系結構和指令集標准。這個模擬器實現的是RISC-V Specification 2.2中所規定RV64I指令集，基於標准的五階段流水線，並且實現了分支預測模塊和虛擬內存模擬。實現一個完整的CPU模擬器可以很好地鍛煉系統編程能力，並且加深對體系結構有關知識 ...
原文：RISC-V流水線CPU模擬器（c語言實現）
年秋季學期計算機體系結構 Project RISC V流水線處理器 年 月 日 一 時序模擬和功能模擬分離 該RISC V流水線處理器分為兩部分：功能模擬部分，時序模擬部分。 功能時序分離的優勢有兩點： 不同功能模塊化，減小耦合性，可以增強可擴展性。 有效降低流水線實現的復雜度和工作量。 具體實現上，功能模擬部分大體沿用之前編寫的單 多周期CPU，在其基礎上改進，加上了與時序模擬部分相互通信的接 ...
2020-12-21 15:26 1 803 推薦指數：
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