【短篇】Verilog中 嵌套三目運算符（嵌套if-else） 和 函數case結構 的比較
本文是龍芯杯日志的一篇擴展短文，日志指路：【【龍芯杯日志】2020/11/19-2020/11/21: 單周期CPU】。 在寫單周期cpu的cu和alu時，涉及到命令解碼的代碼中，會出現通過指令操作碼 ...
原文：【短篇】也用verilog頭文件
本文是龍芯杯日志的一篇擴展短文，日志指路： 龍芯杯日志 : 單周期CPU 。 在寫單周期cpu的cu和alu時，涉及到命令解碼的代碼中，會有大量的命令碼或者操作碼常量，不僅影響可讀性，而且容易出錯。 參考了上一屆的學長代碼，發現了一個比較簡潔的寫法，即是將這些常量用 define 定義，寫在頭文件里，在要用到這些常量的文件中 include 即可。 前后對比： macro.vh 節選： ...
2020-11-21 21:24 0 509 推薦指數：
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