怎么用Verilog語言描述同步FIFO和異步FIFO
感謝 知乎龔大佬 打雜大佬 網上幾個nice的博客（忘了是哪個了。。。。） 前言 雖然FIFO都有IP可以使用，但理解原理還是自己寫一個來得透徹。 什么是FIFO？ Fist in first out。先入先出的數據緩存器，沒有外部讀寫地址線，可同時讀寫。 規則：永遠不要寫一個已經 ...
原文：校招Verilog——同步FIFO和異步FIFO
一 同步FIFO 代碼 仿真 二 異步FIFO 分析 格雷碼 比較空滿時，需要讀寫地址進行判斷，二者屬於跨時鍾域，需要進行打拍的同步處理，未避免亞穩態，采用格雷碼，因為格雷碼相鄰只有一位變化，這樣同步多位時更不容易產生問題。 讀空判斷 默認是先寫后讀，讀追上了寫，之后就是讀空了。因此讀空標志為 讀寫地址相同 。 寫滿判斷 默認是先寫后讀，寫在前面，超過了一輪地址后，又追上了讀，之后就是寫滿了。因此 ...
2020-08-16 16:37 3 1357 推薦指數：
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