根據邏輯電路的不同特點，數字電路可以分為：組合邏輯和時序邏輯。 1 組合邏輯： 組合邏輯的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原本的狀態無關，邏輯中不牽涉跳變沿信號的處理，組合邏輯的verilog描述方式有兩種： （1）：always @（電平敏感信號列表） always模塊 ...

競爭(Race)：一個門的輸入有兩個及以上的變量發生變化時，由於各個輸入的組合路徑的延時不同，使得在門級輸入的狀態改變非同時。 冒險或險象(Hazard)：競爭的結果，如毛刺Glitch。 相鄰信號間的串擾也可能產生毛刺Glitch。 組合邏輯的冒險是過渡性的，它不會使得穩態值偏離正常值 ...

講到這篇時，組合邏輯就告一段落了，下面是一些總結： 描述組合邏輯時，always 語句中的敏感信號列表中需要列出全部的可能影響輸出的變量 描述組合邏輯時，always 語句中的賦值總是使用阻塞賦值符號 = 組合邏輯是描述輸入和輸出關系的功能塊，由於延時的原因，輸出可能會有毛刺 ...

　　在FPGA設計中經常使用到邏輯復制，邏輯復制也用在很多場合。 1． 信號驅動級數非常大，扇出很大，需要增加驅動力 　　邏輯復制最常使用的場合時調整信號的扇出。如果某個信號需要驅動后級很多單元，此時該信號的扇出非常大，那么為了增加這個信號的驅動能力，一種辦法就是插入多級 ...

比較項目 組合邏輯電路 時序邏輯電路（狀態機）（同步） 輸入輸出關系 任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關 不僅僅取決於當前的輸入信號，而且還取決於電路原來的狀態 ...

用always@(posedge clk)描述 時序邏輯電路的基礎——計數器（在每個時鍾的上升沿遞增1） 　　例1.四位計數器(同步使能、異步復位) 　　testbench測試代碼如下： 　　測試結果如 ...

FPGA邏輯代碼重要的是理解其中的時序邏輯，延時與各種時間的記憶也是一件頭疼的事，這里把我最近看到的比較簡單的幾類總結起來，共同學習。 一、平均傳輸延時 平均傳輸延時 二、開啟時間與關閉時間 開啟時間與關閉時間 三極管Td 延遲時間 Tr上升時間 合稱開啟 ...

　　本篇博客主要實現對組合邏輯電路的一些常用模塊的實現。組合邏輯中，包括譯碼器，編碼器，輸入輸出選擇器，數值比較器，算法單元等。 先來實現編碼器，最常用的8-3編碼器，這里先講一下要用到的case ，casex，casez三者的關系和區別。對於8-3編碼器因為用到優先級編碼，所以三者 ...