OBUFDS在手冊中的原理圖如下 FPGA信號從I口輸入，從O、OB輸出一對差分信號，用於需要差分信號芯片。 ...

ODDR2整體結構如下圖： ODDR2真值表 相關說明：轉載：http://blog.sina.com.cn/s/blog_6ad065eb0101krwj.html ...

FPGA設計中ROM的應用時比較常見的，在調用ROM時經常要加載mif文件，對於初學者，無論mif還是hex都是很令人疑惑的東西，這里就對mif文件的格式及其創建做一點簡單的說明。 mif在fpga設計中試memory initialization file 的縮寫，中文意思就是存儲器初始化文件 ...

一、前言 很多FPGA的板載時鍾（板載晶振提供）不是普通的單端時鍾信號，而是差分時鍾信號，比如我正在使用的genesys2開發板。 此時我們就不能像使用普通時鍾信號一樣直接使用差分時鍾信號，而是需要使用IBUFGDS（xilinx 原語）或者PLL將差分信號轉換成單端信號 ...

做數字電路設計的朋友對差分信號的定義應該都不會太陌生，在當前比較流行的高速串行總線上，基本都是使用的差分信號。比如USB，PCIE，SATA等等。大多數的FPGA也都支持差分信號，甚至某些新型號的CPLD也開始支持差分信號了。 那么在FPGA中如何正確定義和使用差分信號呢？在這篇文章里 ...

在FPGA各個大小項目中，PLL是一個關鍵的部分。它可以進行分頻和倍頻，還可以產生一定的相位差。它比定時器計數分頻的好處在於，它穩定，沒有產生毛刺，噪聲。 但是PLL啟動到穩定需要一定的時間，PLL穩定后供給后面模塊計數需要一定的時間。 常用的設計思路 ...

FPGA中的速度優化 一、邏輯設計中的速度概念 邏輯設計速度相關的概念有三個：設計吞吐量、設計延時和設計時序。速度優化策略而言，吞吐量需要提高，延時應該降低，時序應該收斂（時序余量slave越大，收斂越強，移植性越好）。吞吐量提高的方法一般是采用大的並行設計，延時降低的方法則是采用緩存結構 ...

談及此部分，多多少少有一定的難度，筆者寫下這篇文章，差不多是在學習FPGA一年之后的成果，盡管當時也是看過類似的文章，但是都沒有引起筆者注意，筆者現在再對此知識進行梳理，也發現了有很多不少的收獲。筆者根據網上現有的資源，作進一步的總結，希望能夠有所幫助。 一個不錯的網站，類似於一個手冊 ...