在FPGA各個大小項目中，PLL是一個關鍵的部分。它可以進行分頻和倍頻，還可以產生一定的相位差。它比定時器計數分頻的好處在於，它穩定，沒有產生毛刺，噪聲。
但是PLL啟動到穩定需要一定的時間，PLL穩定后供給后面模塊計數需要一定的時間。
常用的設計思路是：
子模塊不斷復位，直到PLL時鍾穩定下來，復位停止。
使用的代碼為：
assign zi_rst_n = sys_rst_n && locked_w;
代碼分析：因為系統和子模塊的復位都是低電平，PLL穩定下來后，locked_w變為1，否則為0.
那么在系統未穩定的時候，zi_rst_n 一直為零，直到穩定才為1.