圖1 建立時間（setup time）是指在觸發器的時鍾信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鍾上升沿被打入觸發器； 保持時間（hold time）是指在觸發器的時鍾信號上升沿到來以后，數據穩定不變的時間，如果保持時間不夠 ...

點擊上方“藍字”，學習更多干貨！ 在時序電路設計中，建立時間/保持時間可以說是出現頻率最高的幾個詞之一了，人們對其定義已經耳熟能詳，對涉及其的計算（比如檢查時序是否正確，計算最大頻率等）網上也有很多。但拋開這些表面，建立時間/保持時間到底是如何產生的，了解的人卻不是很多。本篇文章就透過現象看本質 ...

一、概念 　　建立時間和保持時間都是針對觸發器的特性說的。 　　時序圖如下： 建立時間（Tsu：set up time）　　 　　是指在觸發器的時鍾信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鍾上升沿被穩定的打入觸發器，Tsu就是指這個最小的穩定時間 ...

1 模型分析 　　理解建立時間保持時間需要一個模型，如下圖所示。 圖：觸發器時鍾和數據模型 　　時鍾沿到來時采樣數據D，將采到的數據寄存下來，並輸出到Q端，所以如果沒有新的時鍾沿到來，則Q端輸出的一直是上次采樣的數據，每來一個時鍾沿，采樣一次數據D。那么分析這個建立時間和保持時間 ...

一、概念 一般而言，建立時間和保持時間是針對同步電路而言。 建立時間：時鍾上升沿到來之前數據或信號必須保持穩定的最小時間。 保持時間：時鍾上升沿到來之后數據或信號必須保持穩定的最小時間。 二、分析 首先，展示一幅非常經典的圖。 接下來，基於上圖進行相應的分析(時鍾正偏移) 參數含義 ...

建立時間（Tsu：set up time）是指在時鍾沿到來之前數據從不穩定到穩定所需的時間，如果建立的時間不滿足要求那么數據將不能在這個時鍾上升沿被穩定的打入觸發器；保持時間（Th：hold time）是指數據穩定后保持的時間，如果保持時間不滿足要求那么數據同樣也不能被穩定的打入觸發器。建立與保持 ...

時鍾是整個電路最重要、最特殊的信號，系統內大部分器件的動作都是在時鍾的跳變沿上進行, 這就要求時鍾信號時延差要非常小, 否則就可能造成時序邏輯狀態出錯；因而明確FPGA設計中決定系統時鍾的因素，盡量較小時鍾的延時對保證設計的穩定性有非常重要的意義。 建立時間與保持時間 建立時間（Tsu ...

何為建立時間（Setup Time）和保持時間（HoldTime）？以D觸發器為例，在作為接收端時；由於工藝、寄生參數、觸發器結構等原因決定，被采樣數據必需有一個穩定區 間，保證數據可以正確的被觸發器采樣。通常我們把這個要求的穩定區間稱為 Setup-Hold window ...