FPGA/IC筆試——聯發科
4.1 ASIC流程，說出5個以上環節；Verilog說出5個以上keyword。 4.2 用一個mux和一個反相器實現xor，畫電路或Verilog代碼實現。 4.3 ...
原文：啊，煩躁，德科筆試掛了
第一題明顯的動態規划，但是我只是在頭一天看過，雖然后面也絞盡腦汁寫出一個帶約束的背包問題，但是那也是在參考別人代碼的情況下寫出來的。明白題目的意思就花了我過半的時間 第二天突然就明白自己錯在哪里了。 n個產品m個零件加工問題Aij為第i個產品第j個零件加工所需要的時間，想要加工Aij必須先加工Ai ，j和Ai,j 當時疑惑這個 . 怎么來的，題目里隱藏的信息是零件可以同時加工，只要它的前置條件滿足 ...
2020-04-25 09:23 0 715 推薦指數：
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