verilog中的可綜合與不可綜合語句
verilog中可綜合語句：input，output，parameter，reg，wire，always，assign， begin...end，case，for，posedge，negedge，or，and，default，if，function，generate，integer，while ...
原文：verilog中的可綜合邏輯和不可綜合邏輯
一 verilog語法，可否綜合總體有以下區分： 所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，supply ，supply ，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif ，bufif ，notif ，notif ，if，inout，inpu ...
2020-04-14 13:31 0 1288 推薦指數：
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關於verilog中語句可不可綜合
1）所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1 ...
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