Verilog RTL優化策略（一）：推薦使用assign語法替代if-else和case語法
參考 《手把手教你設計CPU——RISC-V處理器篇》 先給出不用if-else和case的原因 Verilog中的if-else和case語法存在兩大缺點： 不能傳播不定態X； 會產生優先級的選擇電路而非並行選擇電路，從而不利於時序 ...
原文：Verilog_case和if-else的綜合
if else語句 if else語句所表達的電路邏輯語義具有串行性，也就是說生成的數字邏輯電路要在邏輯上滿足if else所表達的先后判斷優先性語義。 if else語句在綜合時會生成純組合邏輯和帶latch的時序邏輯。 例 ：純組合邏輯的生成 if語句的純組合邏輯的生成的充要條件是不會出現無else配對的if語句，因為缺失else配對的if語句會隱含保持值原來的不變，會引入latch。 例 ： ...
2019-11-08 20:49 0 816 推薦指數：
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