本次總結主要是參考網上的說法，最近在接觸到異步時鍾同步的時候了解到利用“非阻塞賦值<=”進行時鍾同步，碰到有人說“打一拍”“打兩拍”可以降低亞穩態問題，聽起來有點糊，所以總結一下： 一、 “打一拍”“打兩拍”的含義 關於FPGA中“打一拍”的含義，我們可以理解為**把某個信號延遲了一個 ...

太感人了我終於會對拍了被自己菜哭 隨機數據生成quq #include<cstdlib> 包含rand和srand兩個函數 #include<ctime> 包含time函數 time(0) 返回Unix紀元（1970/1/1 0:00:00 ...

前言 觸發器輸入端口的數據在時間窗口內發生變化，會導致時序違例。觸發器的輸出在一段時間內徘徊在一個中間電平，既不是0也不是1。這段時間稱為決斷時間（resolution time）。經過resolu ...

FPGA中的時鍾域問題 一、時鍾域的定義 所謂時鍾域，就是同一個時鍾驅動的區域。這里的驅動，是指時鍾刷新D觸發器的事件，體現在verilog中就是always的邊沿觸發信號。單一時鍾域是FPGA的基本組成部分，但是隨着設計規模擴大，多時鍾域的設計是必要的。維持龐大的單時鍾域對時鍾源的要求 ...

跨時鍾域的信號分為兩類，一類是單比特的信號，一類是多比特的信號。這兩類信號無論是快時鍾域到慢時鍾域還是慢時鍾域到快時鍾域，無論是流數據還是控制信號，都可以使用異步FIFO進行同步。因此下文分類的不同情景，每一種情景都可以使用異步FIFO進行同步，后文就不作介紹。但需要 ...

1 引言基於FPGA的數字系統設計中大都推薦采用同步時序的設計，也就是單時鍾系統。但是實際的工程中，純粹單時鍾系統設計的情況很少，特別是設計模塊與外圍芯片的通信中，跨時鍾域的情況經常不可避免。如果對跨時鍾域帶來的亞穩態、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當，將導致系統無法運行。本文總結 ...

　　 在FPGA設計中，不太可能只用到一個時鍾。因此跨時鍾域的信號處理問題是我們需要經常面對的。 跨時鍾域信號如果不處理的話會導致2個問題： (1) 若高頻率時鍾區域輸出一個脈沖信號給低頻率時鍾區域，則該脈沖很有可能無法被采樣到，示意圖如下，clk2根本采樣不到pulse， 但是從原理 ...

大部分OIer應該都聽說過“對拍”的做法：用兩個程序運行大量隨機輸出，比較正確性，看到一大堆“找不到差異”真的很解壓。 但是這個做法為啥叫“對拍”？之前也有人在知乎上問過。https://www.zhihu.com/question/317237125，感覺“節拍”的說法很合理，就是讓兩個程序 ...