Verilog中宏定義`define的使用
書中是`define宏定義+`inlude "file.v"文件包含來實現參數模塊化設計的方式 實戰： 1.新建參數模塊文件（我命名為para.v）； 2.在para.v文件中使用'define宏定義參數： //`define+name+參數 `define ...
原文：【基本知識】verilog中 `define 的使用
背景： 在最近實戰開發中發現：對外部芯片進行初始化時，往往需要定義大量參數。 若直接在module中通過localparam或者parameter進行參數定義的話，會帶來兩個問題： .代碼長度增加，不夠美觀 .不利於參數和代碼修改 為了解決這兩個問題，我想到了在之前在 verilog數字系統設計教程 夏聞宇 看到過的 define宏定義 inlude file.v 文件包含來實現參數模塊化設計的方 ...
2019-03-25 18:40 1 6951 推薦指數：
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