Verilog中宏定義`define的使用


書中是`define宏定義+`inlude "file.v"文件包含來實現參數模塊化設計的方式

 

實戰:

1.新建參數模塊文件(我命名為para.v);

2.在para.v文件中使用'define宏定義參數: 

    //`define+name+參數  
    `define   STATE_INIT     3'd0
    `define   STATE_IDLE    3'd1
    `define   STATE_WRIT   3'd2
    `define   STATE_READ  3'd3
    `define   STATE_WORK      3'd4
    `define   STATE_RETU  3'd5      //參數后面不能有分號

3.在需要調用參數的文件init.v中使用`include "para.v":

    `include "para.v"

4.在init.v文件需要參數的地方使用`name 調用(部分):

    state_init <= `STATE_INIT;


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