基於FPGA的異步FIFO設計
今天要介紹的異步FIFO，可以有不同的讀寫時鍾，即不同的時鍾域。由於異步FIFO沒有外部地址端口，因此內部采用讀寫指針並順序讀寫，即先寫進FIFO的數據先讀取（簡稱先進先出）。這里的讀寫指針是異步的，處理不同的時鍾域，而異步FIFO的空滿標志位是根據讀寫指針的情況得到的。為了得到正確的空滿標志位 ...
原文：異步FIFO空滿設計延遲問題
由於設計的時候讀寫指針用了至少兩級寄存器同步，同步會消耗至少兩個時鍾周期，勢必會使得判斷空或滿有所延遲，這會不會導致設計出錯呢 異步FIFO通過比較讀寫指針進行滿空判斷，但是讀寫指針屬於不同的時鍾域，所以在比較之前需要先將讀寫指針進行同步處理。 將寫指針同步到讀時鍾域再和讀指針比較進行FIFO空狀態判斷，因為在同步寫指針時需要時間，而在這個同步的時間內有可能還會寫入新的數據，因此同步后的寫指針一 ...
2018-09-21 08:50 0 1213 推薦指數：
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