Verilog實現之異步fifo
上節課我們介紹了，同步fifo，感覺就是在雙口異步RAM中進行了一些簡單的外圍操作，加了一些空滿標志，內部用指針來進行尋址，從而取消了外部的地址接口。FIFO的一側是讀。一側是寫。所以具有了''wr_en"和"rd_en",一邊是寫數據，一邊是讀數據，所以就有了“wr_data ...
原文：異步fifo的Verilog實現
一 分析 由於是異步FIFO的設計，讀寫時鍾不一樣，在產生讀空信號和寫滿信號時，會涉及到跨時鍾域的問題，如何解決 跨時鍾域的問題：由於讀指針是屬於讀時鍾域的，寫指針是屬於寫時鍾域的，而異步FIFO的讀寫時鍾域不同，是異步的，要是將讀時鍾域的讀指針與寫時鍾域的寫指針不做任何處理直接比較肯定是錯誤的，因此我們需要進行同步處理以后仔進行比較 解決方法： 加兩級寄存器同步 格雷碼 目的都是消除亞穩態 .使 ...
2018-05-21 17:45 0 8379 推薦指數：
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