verilog狀態機的三種寫法
1，單always塊結構(一段式)： always @(posedge clk ) begin case(FSM) st0；begin out0;//輸出 if(case0) FSM<=st1;//狀態轉移 end st1；begin out1;//輸出 if(case0 ...
原文：三種不同狀態機寫法
一段式狀態機： 兩段式狀態機： 三段式狀態機： 三種寫法對比： 一段式狀態機不利於維護 簡單狀態機可以用 兩段式狀態機是常見寫法，時序邏輯進行狀態切換，時序邏輯實現各個輸入 輸出以及狀態判斷，利於維護，不過組合邏輯容易出現毛刺等常見問題 三段式狀態機推薦寫法，代碼易維護，時序邏輯輸出解決了兩段式寫法種組合邏輯的毛刺問題，但是耗費資源多一些且三段式從輸入到輸出比一段式和兩段式會延時一個時鍾周期。 轉 ...
2018-03-30 10:08 0 957 推薦指數：
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