前言 分清楚各種仿真間的關系，工具采用quartus prime16.0，仿真工具采用modelsim10 ae版；項目：led_display; 流程 1.RTL行為級仿真：也叫功能仿真，這個階段的仿真可以用來檢查代碼中的語法錯誤以及代碼行為的正確性，其中不包括延時信息。如果沒有實例化一些 ...

FPGA中的面積優化 一、優化的意義 面積優化，就是在實現預定功能的情況下，使用更小的面積。通過優化，可以使設計能夠運行在資源較少的平台上，節約成本，也可以為其他設計提供面積資源。 二、操作符平衡 對於復雜邏輯操作，輸入到輸出的對稱性越好，往往中間邏輯就越少，面積越小。一般優化中，可以將不 ...

摘自:《xilinx FPGA 開發實用教程》 1）被除數重復的減去除數，直到檢測到余數小於除數為止,優點：對於除數與被除數相差較小的情況下合適 2）通過如下圖片方式實現+狀態機。優點：挺好的自己用硬件實現的方法 3）通過FPGA自帶的DSP實現，即直接使用"/"，優點：速度快 ...

時序約束實例詳解 本篇博客結合之前的內容，然后實打實的做一個約束實例，通過本實例讀者應該會實用timequest去分析相關的實例。本實例以VGA實驗為基礎，介紹如何去做時序約束。 首先VG ...

在進行FPGA工程開發中，都會接觸到仿真這個環節。FPGA開發一定要仿真，要養成仿真的習慣。 很多初學者或者學藝不精的工程師都比較排斥仿真。 但是，仿真真的很重要！ 仿真可以讓設計者能夠很快知道模塊輸出值是否正確。說到這，就有讀者想問，直接上板子不是更快嗎？如果你以后的工作都是 ...

在一個always塊中，阻塞型賦值語句操作完成后才允許其它語句執行，這樣容易產生一個問題：當等號= 右端操作符在另一個always塊中是左邊變量時，兩個賦值操作就是同時進行的！ 非阻塞型賦值的操作符是<=,非阻塞型賦值語句的名稱由來是因為非阻塞型賦值的操作在一個時刻開始是被賦予左端表達式 ...

FPGA中的速度優化 一、邏輯設計中的速度概念 邏輯設計速度相關的概念有三個：設計吞吐量、設計延時和設計時序。速度優化策略而言，吞吐量需要提高，延時應該降低，時序應該收斂（時序余量slave越大，收斂越強，移植性越好）。吞吐量提高的方法一般是采用大的並行設計，延時降低的方法則是采用緩存結構 ...

談及此部分，多多少少有一定的難度，筆者寫下這篇文章，差不多是在學習FPGA一年之后的成果，盡管當時也是看過類似的文章，但是都沒有引起筆者注意，筆者現在再對此知識進行梳理，也發現了有很多不少的收獲。筆者根據網上現有的資源，作進一步的總結，希望能夠有所幫助。 一個不錯的網站，類似於一個手冊 ...