Verilog語法
二、電路設計（語法） 1、設計不用的語法 a）initial【設計不用，仿真時用】 b）task/function【設計不用、仿真很少用】 c）for/while/repeat/forever【設計不用、仿真很少用】 d）integer【設計不用】 e）模塊內部最好不要有X態、Z態 ...
原文：verilog語法注意部分
l generate語句 Verilog 添加了generate循環，允許產生module和primitive的多個實例化，同時也可以產生多個variable，net，task，function，continous assignment，initial和always。在generate語句中可以引入if else和case語句，根據條件不同產生不同的實例化。 為此，Verilog 還增加了以下關鍵 ...
2017-11-30 13:15 0 1464 推薦指數：
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