FPGA中亞穩態——讓你無處可逃
1. 應用背景 1.1 亞穩態發生原因 在FPGA系統中，如果數據傳輸中不滿足觸發器的Tsu和Th不滿足，或者復位過程中復位信號的釋放相對於有效時鍾沿的恢復時間（recovery time）不滿足，就可能產生亞穩態，此時觸發器輸出端Q在有效時鍾沿之后比較長的一段時間 ...
原文：FPGA中亞穩態相關問題及跨時鍾域處理
前言 觸發器輸入端口的數據在時間窗口內發生變化，會導致時序違例。觸發器的輸出在一段時間內徘徊在一個中間電平，既不是 也不是 。這段時間稱為決斷時間 resolution time 。經過resolution time之后Q端將穩定到 或 上，但是穩定到 或者 ，是隨機的，與輸入沒有必然的關系。 觸發器由於物理工藝原因，數據並不是理想化的只要觸發沿時刻不變即可。觸發器有固定的建立時間，保持時間。 建 ...
2017-09-14 13:44 0 2174 推薦指數：
相關推薦
異步FIFO跨時鍾域亞穩態如何解決？
跨時鍾域的問題：前一篇已經提到要通過比較讀寫指針來判斷產生讀空和寫滿信號，但是讀指針是屬於讀時鍾域的，寫指針是屬於寫時鍾域的，而異步FIFO的讀寫時鍾域不同，是異步的，要是將讀時鍾域的讀指針與寫時鍾域的寫指針不做任何處理直接比較肯定是錯誤的，因此我們需要進行同步處理以后進行比較 ...
FPGA跨時鍾域處理方法
跨時鍾域的信號分為兩類，一類是單比特的信號，一類是多比特的信號。這兩類信號無論是快時鍾域到慢時鍾域還是慢時鍾域到快時鍾域，無論是流數據還是控制信號，都可以使用異步FIFO進行同步。因此下文分類的不同情景，每一種情景都可以使用異步FIFO進行同步，后文就不作介紹。但需要 ...
FPGA亞穩態和毛刺小結
1首先介紹一下建立時間和保持時間的基本概念： 1.1建立時間和保持時間： ...
跨時鍾域問題處理
在FPGA設計中，不太可能只用到一個時鍾。因此跨時鍾域的信號處理問題是我們需要經常面對的。 跨時鍾域信號如果不處理的話會導致2個問題： (1) 若高頻率時鍾區域輸出一個脈沖信號給低頻率時鍾區域，則該脈沖很有可能無法被采樣到，示意圖如下，clk2根本采樣不到pulse， 但是從原理 ...
亞穩態與多時鍾切換
前面的博文聊到了觸發器的建立時間和保持時間：http://www.cnblogs.com/IClearner/p/6443539.html 那么今天我們來聊聊與觸發器有關的亞穩態已經多時鍾系統中的時鍾切換。與亞穩態有關的問題比如跨時鍾域的問題很快就會補充。今天的主要內容如下所示 ...
FPGA基礎學習(3) -- 跨時鍾域處理方法
文章主要是基於學習后的總結。 1. 時鍾域 假如設計中所有的觸發器都使用一個全局網絡，比如FPGA的主時鍾輸入，那么我們說這個設計只有一個時鍾域。假如設計有兩個輸入時鍾，如圖1所示，一個時鍾給接口1使用，另一給接口2使用，那么我們說這個設計中有兩個時鍾域。 2. 亞穩態 觸發器 ...
FPGA跨時鍾域打兩拍和三拍問題
一個寄存器就打一拍；異步處理一般是打兩拍；打三拍是為了判斷上升沿或下降沿。 ...