FPGA DDR3調試
FPGA DDR3調試 Spartan6 FPGA芯片中集成了MCB硬核，它可以支持到DDR3。在Xilinx的開發工具Xilinx ISE中提供了MIG IP核，設計者可以用它來直接生成 DDR3 控制器設計模塊，並通過 MIG 的 GUI 圖形界面完成相關配置。 首先，建立ISE工程 ...
原文：DDR3調試筆記
最近針對黑金的光纖開發板上的DDR 進行了代碼學習及板級調試。該模塊功能流程已經搞清楚，以后針對DDR 的控制模塊可以直接修改調用了，哦也 有幾個需要注意的細節列舉如下： 整個DDR 控制模塊的架構要清楚，方便以后使用 數據的產生源和消耗源 首先說明整個DDR 的工程模塊是個啥。 DDR 的模塊代碼層次結構如上圖所示，ddr fifo top是DDR 模塊的頂層，下分 個子模塊，分別是ddr ct ...
2017-09-17 21:39 4 3244 推薦指數：
相關推薦
DDR3調試總結
DDR3調試總結 本文為原創，轉載請注明作者與出處 http://blog.csdn.net/hanfei_1/article/details/70546010 以前同是DDR3的無知少年，由於項目需求、工作需要，有幸深入研究DDR3，中間也確實歷經各種盲目階段，查詢資料、建立 ...
DDR3調試總結
本文為原創，轉載請注明作者與出處 http://blog.csdn.net/hanfei_1/article/details/70546010 以前同是DDR3的無知少年，由於項目需求、工作需要，有幸深入研究DDR3，中間也確實歷經各種盲目階段，查詢資料、建立工程、調試 ...
Lattice 的 DDR IP核使用調試筆記之DDR 的 仿真
—— 遠航路上ing 整理於 博客園。轉載請標明出處。 在上節建立完工程之后，要想明確DDR IP的使用細節，最好是做仿真 ...
DDR3自學筆記
由於工作內容和行業性質的原因，經常畫的PCB是兩層或者四層的低速板子，也一直想學習高速布線的相關知識，但就是無法實踐逼迫不了自己，最近公司剛好接到一個項目涉及到了DDR3和NAND FLASH，乘此機會逼自己一把學習高速布線，下面大概是我總結的一些東西。在這里采用的Altium Designer ...
Lattice 的 DDR IP核使用調試筆記之工程建立
DDR3的IP核的使用相當重要，尤其是對視頻處理方面。 下面接收DDR3 的IP 核的生成步驟。 1、 選擇DDR IP核的生成路徑、名字以及哪種語言之后就可以設置DDR IP 的參數了。 2、選擇存儲大小，可以選擇1G、2G ...
[筆記]ISE中FIFO和DDR3
基於FPGA內部的FIFO設計 來源：http://www.dzsc.com/data/html/2008-9-16/69183.html 在FPGA設計中，內部的FIFO設計是 個不可或缺的 ...
[筆記]Altera中DDR3設計
DDR3頻率自適應 FRC理解！ 參考來源：http://www.cnblogs.com/TFH-FPGA/archive/2012/08/31/2665759.html 轉帖注意： uniphy：IP核設置步驟： Memory clock frequency：給DDR的時鍾頻率 ...