verilog中的可綜合與不可綜合語句
verilog中可綜合語句：input，output，parameter，reg，wire，always，assign， begin...end，case，for，posedge，negedge，or，and，default，if，function，generate，integer，while ...
原文：Verilog HDL常用綜合語法
前面已經記錄了一些組成Verilog的基本組成，可以用這些基本組成來構成表達式。這一節，就來記錄一下把這些表達式構成一個文件的各種行為描述語句。 這里用Verilog基本要素進行的行為描述主要是針對綜合來的，也就是可以設計出實際電路來的 行為描述語句有兩大子集，一個是面向綜合，一個是面向仿真 。 行為描述語句一般指放在always語句中。內容提綱如下所示： 觸發事件控制 條件語句 if與case ...
2017-07-30 13:48 1 8625 推薦指數：
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