Verilog中always組合邏輯賦初值
1. verilog語言中，如何給變量賦初值，並能保證賦初值的語句與后面的always是順序執行的 2. verilog中assign和always@(*)兩者描述組合邏輯時的差別 3. Verilog always和assign知識點 4. always實現組合邏輯.常用嗎？ 5. ...
原文：verilog中的default應該賦什么樣的值
Q：在狀態機的case語句中，最后要加上默認項default，可是我看到有的書上寫的是一個確定的狀態，有的則是不定態xxx，到底應該寫那個啊 求助 A ：取決於case條件是否完備啦如果你的case條件已經完備，那default不寫也無所謂呀，一定要寫的話，隨便賦值都可以如果case條件不完備，default肯定不能寫xxx，應該給一個確定的值。 A ：仿真時寫XXX，便於發現錯誤 綜合時寫復位態 ...
2017-04-17 09:05 0 3390 推薦指數：
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