Verilog學習筆記設計和驗證篇(二)...............同步有限狀態機
上圖表示的就是數字電路設計中常用的時鍾同步狀態機的結構。其中共有四個部分產生下一狀態的組合邏輯F、狀態寄存器組、輸出組合邏輯G、流水線輸出寄存器組。如果狀態寄存器組由n個寄存器組成，就可以記憶2^n個狀態。並且所有的寄存器都連接在一個共同的時鍾信號上，現代電路設計通常采用正跳變沿D觸發器 ...
原文：Verilog學習筆記設計和驗證篇(三)...............同步有限狀態機的指導原則
因為大多數的FPGA內部的觸發器數目相當多，又加上獨熱碼狀態機 one hot code machine 的譯碼邏輯最為簡單，所以在FPGA實現狀態機時，往往采用獨熱碼狀態機 即每個狀態只有一個寄存器置位的狀態機 。建議采用case語句來建立狀態機的模型，因為這些語句表達清晰明了，可以方便的由當前狀態轉向下一個狀態並設置輸出。記得：不要忘記在case語句的最后寫上default分支，並將狀態設置為 ...
2016-10-10 16:46 2 1796 推薦指數：
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