verilog高扇出及解決辦法&&時鍾歪斜
當指某一信號高扇出時，是指該信號被后面多個模塊使用。具體扇出多少算是高扇出，這跟時鍾頻率有關系，時鍾頻率越高，所允許的扇出數越低。 影響：高扇出的直接影響就是net delay 比較大，影響時序收斂。 改進：高扇出常用的三種改進方法： 1.復制寄存器 2.max_fanout 屬性 ...
原文：Xilinx中解決高扇出的方法
Fanout，即扇出，指模塊直接調用的下級模塊的個數，如果這個數值過大的話，在FPGA直接表現為net delay較大，不利於時序收斂。因此，在寫代碼時應盡量避免高扇出的情況。但是，在某些特殊情況下，受到整體結構設計的需要或者無法修改代碼的限制，則需要通過其它優化手段解決高扇出帶來的問題。以下就介紹三個這樣的方法： 首先來看下面這個實例，如圖 所示為轉置型FIR濾波器中的關鍵路徑時序報告，在DSP ...
2016-10-10 14:55 0 4632 推薦指數：
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