靜態時序分析(static timing analysis)
靜態時序分析（static timing analysis，STA）會檢測所有可能的路徑來查找設計中是否存在時序違規(timing violation)。但STA只會去分析合適的時序，而不去管邏輯操作的正確性。 其實每一個設計的目的都相同，使用Design Compiler和IC Compile ...
原文：靜態時序分析(static timing analysis) --- 時序路徑
時序分析工具會找到且分析設計中的所有路徑。每一個路徑有一個起點 startpoint 和一個終點 endpoint 。起點是設計中數據被時鍾沿載入的那個時間點，而終點則是數據通過了組合邏輯被另一個時間沿載入的時間點。 路徑中的起點是一個時序元件的時鍾pin或者設計的input port。input port可以作為起點是因為數據可以由外部源 external source 進入設計。 終點則是時序 ...
2016-09-15 16:08 0 8634 推薦指數：
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