1)系統任務:$monitor 格式： $monitor(p1,p2,p3...pn); $monitor; $monitoron; $monitoroff; 任務$monitor提供了監控輸出列表中的表達式或變量值的功能 ...

$display 和 $write 任務 格式： $display (p1,p2,...,pn); $write (p1,p2,..,pn); 這兩個函數和系統的任務作用是用來輸出信息，即將參數p2到pn按照參數p1給的格式輸出。參數1通常稱作“格式控制”，參數p2至pn通常稱作輸出表 ...

塊語句是指將兩條或者兩條以上的語句組合在一起，使其在格式上更像一條語句。塊語句分為兩種： 1）用begin_end語句，通常用來標識順序執行的語句，用它標識的塊稱作順序塊； 2）用fork_joi ...

條件語句可以分為if_else語句和case語句兩張部分。 A)if_else語句 三種表達形式 1） if（表達式） 2）if（表達式） 3 ...

在Verilog中存在着4種類型的循環語句，用來控制執行語句的執行次數。 1）forever語句： 連續執行的語句。 2）repeat語句： 連續執行n次的語句。 3）while語句： 執行語句，直至某個條件不滿足。 4）for 語句： 三個部分，盡量少用或者不用 ...

生成塊可以動態的生成Verilog代碼。可以用於對矢量中的多個位進行重復操作、多個模塊的實例引用的重復操作、根據參數確定程序中是否包含某段代碼。生成語句可以控制變量的聲明、任務和函數的調用、還能對實例引用進行全面的控制。在編程時，應用關鍵字generate_endgenerate來說明生成的實例 ...

1.verilog中邏輯表示 　　在verilog中，有4中邏輯： 　　邏輯0：表示低電平 　　邏輯1：表示高電平 　　邏輯X：表示未知電平 　　邏輯Z：表示高阻態 2.Verilog中數字進制 　　Verilog數字進制格式包括二進制、八進制、十進制和十六進制。一般常用的為二進制 ...

Verilog中共有19種數據類型。 基本的四種類型： reg型、wire型、integer型、parameter型。 其他類型：large型、medium型、small型、scalared型、time型、tri型、trio型、tril型、triand型、trior型、trireg型 ...