【轉】uvm 與 system verilog的理解
http://www.cnblogs.com/loves6036/p/5779691.html 數字芯片和FPGA的驗證。主要是其中的功能仿真和時序仿真。 驗證中通常要搭建一個完整的測試平台和寫所需要測試用例。而verilog這種硬件描述語言是出於可綜合成電路的目的設計出來的，所以它在 ...
原文：【轉】uvm 與 system verilog的理解
數字芯片和FPGA的驗證。主要是其中的功能仿真和時序仿真。 驗證中通常要搭建一個完整的測試平台和寫所需要測試用例。而verilog這種硬件描述語言是出於可綜合成電路的目的設計出來的，所以它在書寫測試平台和測試用例是不夠方便的 測試平台和用例不需要綜合成電路 。而SV正是由於它不需要滿足可綜合性，所以它變得非常靈活，它引入了面向對象語言的概念。在驗證方面，如果說verilog是C語言的話，那SV就是 ...
2016-08-17 13:43 0 3434 推薦指數：
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