Verilog HDL數組（存儲器）操作
本文從本人的163博客搬遷至此。 引用了http://blog.sina.com.cn/s/blog_9424755f0101rhrh.html Verilog HDL中常采用數組方式來對存儲器進行建模，其使用方式如下： reg [ msb: 1sb] memory1 [ upper1 ...
原文：verilog語法之memory存儲器
命名規則：reg n : 存儲器名 m : 說明：這是m個n位的存儲器，該存儲器的地址范圍是 m 舉例：reg : memo : 說明：這是 個 位存儲器，該存儲器地址范圍是 賦值：memo b 說明：給第 地址單元賦值 b 精確到位：memo 說明：第 地址的第 位數據 賦值：wire data memo 說明：把memo中第 地址的第 位數據賦值給data ...
2016-07-16 21:47 0 8517 推薦指數：
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