FPGA項目設計中，通常會遇到多時鍾處理。即一個PLL輸出多個時鍾，根據條件選擇合適的時鍾用作系統時鍾。方案一： 外部晶振時鍾進入PLL，由PLL輸出多個時鍾，MUX根據外部條件選擇時鍾輸出做為系統使用。 方案在時鍾頻率比較低的情況下是可行的。設計時注意MUX使用組合邏輯實現的，注意 ...

1 引言基於FPGA的數字系統設計中大都推薦采用同步時序的設計，也就是單時鍾系統。但是實際的工程中，純粹單時鍾系統設計的情況很少，特別是設計模塊與外圍芯片的通信中，跨時鍾域的情況經常不可避免。如果對跨時鍾域帶來的亞穩態、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當，將導致系統無法運行。本文總結 ...

http://blog.csdn.net/lureny123/article/details/12907533 很久不寫東西了，因為這個空間里似乎都是做軟件的，而我把ASIC/FPGA認為是硬件電路。所以寫的雖然也是代碼，但是想的確實硬件電路。這讓我在這 ...

一.典型方法 典型方法即雙鎖存器法，第一個鎖存器可能出現亞穩態，但是第二個鎖存器出現亞穩態的幾率已經降到非常小，雙鎖存器雖然不能完全根除亞穩態的出現(事實上所有電路都無法根除，只能盡 ...

reference：https://blog.csdn.net/fzhykx/article/details/79490330 項目中用到了一種常見的低速接口（spi） ...

什么是FPGA？ FPGA Field Programmable Gate Array 現場 可編程 門 陣列 ​ FPGA（Field Programmable Gate Array）是在PAL、GAL等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種 ...

談及此部分，多多少少有一定的難度，筆者寫下這篇文章，差不多是在學習FPGA一年之后的成果，盡管當時也是看過類似的文章，但是都沒有引起筆者注意，筆者現在再對此知識進行梳理，也發現了有很多不少的收獲。筆者根據網上現有的資源，作進一步的總結，希望能夠有所幫助。 一個不錯的網站，類似於一個手冊 ...

使用Timequest 筆者對Altera較熟悉，這里以quartus ii中的timequest作為講解。 Timequest分析時序的核心，也就是在於延遲因數的計算。那么建立約束文件，去告訴timequest，哪個地方有什么樣的約束，該怎么進行約束。 之所以要建立相關網表 ...