FPGA使用LVDS差分信號的一些注意事項
最近在調試一個LVDS的屏顯功能，涉及到了一些LVDS的東東，簡單地整理如下，后續會再補充。 （1）對於altera FPGA（CYCLONE III） 1、對於作為LVDS傳輸的BANK必須接2.5V的VCCIO； 2、左右BANK（即1/2/5/6 BANK）的LVDS發送差分對信號無需 ...
原文：FPGA中差分信號的定義和使用（一）
做數字電路設計的朋友對差分信號的定義應該都不會太陌生，在當前比較流行的高速串行總線上，基本都是使用的差分信號。比如USB，PCIE，SATA等等。大多數的FPGA也都支持差分信號，甚至某些新型號的CPLD也開始支持差分信號了。 那么在FPGA中如何正確定義和使用差分信號呢 在這篇文章里，我們基於ALTERA公司的CYCLONE III系列的FPGA芯片，做一些討論。 一，差分信號輸出 我們先在設 ...
2015-01-16 23:26 0 5915 推薦指數：
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