Verilog中宏定義`define的使用
書中是`define宏定義+`inlude "file.v"文件包含來實現參數模塊化設計的方式 實戰： 1.新建參數模塊文件（我命名為para.v）； 2.在para.v文件中使用'define宏定義參數： //`define+name+參數 `define ...
原文：<轉>Verilog HDL宏定義define
宏定義 define 用一個指定的標識符 即名字 來代表一個字符串，它的一般形式為: define標識符 宏名 字符串 宏內容 如： define signal string 它的作用是指定用標識符signal來代替string這個字符串，在編譯預處理時，把程序中在該命令以后所有的signal都替換成string。這種方法使用戶能以一個簡單的名字代替一個長的字符串，也可以用一個有含義的名字來代替沒 ...
2014-12-31 22:27 0 14429 推薦指數：
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