Verilog的序列信號檢測器實現及其testbench仿真
終於邁向了testbench的學習，第一個就拿簡單的練練手，沒想這都遇到了好幾個問題，在一番折騰下，終於把問題調試完畢，趁熱乎過來寫下本人的第一篇博客。。序列信號檢測器對串行輸出進行檢測，如果檢測到連續的1001，則輸出1，否則輸出0。 程序采用兩段式狀態機寫法。兩段式狀態機即：用兩個 ...
原文：實驗六 序列信號檢測器的VHDL設計
一 實驗目的 進一步熟悉Quartus II軟件和GW PK S實驗系統的使用方法 用狀態機實現序列檢測器的設計，了解一般狀態機的設計與應用 二 實驗內容 . 基本命題 利用Quartus II實現一個 位的序列檢測器設計 給出仿真波形。最后進行引腳鎖定並進行測試，硬件驗證設計電路對給定序列的檢測功能。 . 擴展命題 在上述設計基礎上，通過修改設計，實現以最簡便的預置方法，獲得n位序列檢測器的功能 ...
2013-07-06 19:42 0 4426 推薦指數：
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