verilog的一些總結
Verilog中的變量有線網類型和寄存器類型。線網型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發器。二：Verilog語句結構到門級的映射1、連續性賦值：assign連續性賦值語句邏輯結構上就是將等式右邊的驅動左邊的結點。因些連續性賦值的目標結點總是綜合成由組合邏輯驅動的結點 ...
原文：verilog的一些細節
初學verilog的剛知道還有可綜合不可綜合的時候，覺得可綜合的verilog真是太簡單了，用到的語法只有一點點，現在看看實在是孤陋寡聞了。今天了解到的新的東西總結一下： verilog 的RTL可綜合標准可以參考文檔 IEEE P . D . Draft Standard for Verilog R Register Transfer Level Synthesis，這個文檔規定了綜合工具對語 ...
2013-05-18 10:06 1 7218 推薦指數：
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