Verilog中的UDP
概述 Verilog HDL語言提供了一種擴展基元的方法，允許用戶自己定義元件（User Defined Primitives，UDP）。通過UDP，可以把一塊組合邏輯電路或者時序邏輯電路封裝在一個UDP內，並把這個UDP作為一個基本的元件來使用。需要注意的是，UDP不能綜合，只能用於仿真 ...
原文：Verilog UDP（User Defined Primitives）
User Defined Primitives 這是一篇很淺顯易懂的介紹Verilog UDP的文章，翻譯過來留存，原文可參考這里。 l 介紹 Verilog有內建原語如門，傳輸管，開關等，這些都是相當小的原語，如果我們需要更為復雜的原語，verilog提供了UDP，也就是用戶定義原語 User Defined Primitives . 使用UDP可以建模組合電路和時序電路。 l 語法 UDP以保 ...
2011-12-28 10:38 0 4317 推薦指數：
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