同步FIFO

引言

同步FIFO在數據緩沖中起到重要作用。相比於異步FIFO而言，同步FIFO結構更簡單，是單個時鍾域下的同步電路。

下文主要介紹同步FIFO的rtl設計。

RTL代碼

端口

輸入時鍾，復位，8位數據，寫使能讀使能。

輸出8位數據，空滿標志。

內部變量

包括一個存儲變量ram位寬為8（ram變量名前的[7:0]），深度為8（ram變量名后的[7:0]）。

讀寫指針wrptr rdptr，用於標志讀寫ram的地址。

計數變量cnt用於產生空滿標志，注意這里對於深度為8的ram，位寬為3最多記到十進制數字7，但是wrptr指代下一個寫入的地址，當對滿信號進行判斷時是判斷cnt是否達到8，因此必須要4位的計數器。

整數i用於后續的ram初始化。

空滿標志

計數器記到8代表寫滿，計數器為0時表示讀空。

 計數器

第一個邏輯判斷是同時讀寫且FIFO處在非滿和非空狀態時，cnt保持不變。

第二個邏輯判斷是寫，計數器加一。

第三個邏輯判斷是讀，計數器減一。

讀寫指針

寫指針當寫使能有效且非滿狀態時，地址加一。當寫指針為7，也就是寫滿時，下一個要寫的地址跳轉回0地址。讀指針同理。

 RAM讀寫

 ram的初始化這里使用for循環，因為存儲類變量不能操作單獨的位，需要對每一行存儲單元（每一行位寬為8）進行初始化，因此使用邏輯復制操作。

 TestBench文件

`timescale 1ns/1ps
module tb_syncfifo();

reg clk;
reg rst;
reg [7:0]data_in;
reg wr_en,rd_en;
wire [7:0] data_out;
wire full,empty;

initial begin
    clk=0;
    rst=0;
    data_in=0;
    wr_en=0;
    rd_en=0;
    #10
    rst=1;
    #10
    rst=0;
end

always #10 clk = ~clk;

task gen_data;
    integer i;
    begin
    @(negedge rst);
    #10;
    @(posedge clk);
    for(i=0;i<10;i=i+1)begin
        wr_en=1;
        data_in=i[7:0];
        if(i>2)begin
            rd_en=1;
        end
        @(posedge clk);
    end
    wr_en=0;
    data_in=0;
    end
endtask

initial begin
        gen_data();
end

    syncfifo inst_syncfifo
        (
            .clk      (clk),
            .rst      (rst),
            .data_in  (data_in),
            .wr_en    (wr_en),
            .rd_en    (rd_en),
            .data_out (data_out),
            .full     (full),
            .empty    (empty)
        );



endmodule

仿真結果