轉自：
https://blog.csdn.net/weixin_44987757/article/details/108230626
1.TTL、CMOS電平不適用於高速應用的原因：
（1）電平幅度大，信號高低電平之間的轉換時間長，不適用於傳輸頻率達到200MHZ以上的信號；
（2）輸出信號為單端信號，傳輸路徑易受到干擾，不利於長線傳輸；
（3）功耗大，大家都知道TTL器件的靜態功耗較大，即使靜態功耗小的CMOS器件，由於電平擺幅寬，其動態功耗也偏大。
所以以上所有的缺點就是高速電平的突出特點！！！！！
2.高速邏輯電平詳解：
詳解之前先整體感知一下這三種電平的一些重要特性（圖1）
2.1、LVDS
lvds指低壓差分信號，是一種最高支持3.125Gbps的高速邏輯電平模式，一般適用於點到點的場合，例如：並行高速總線SPI 4.2的I/O接口電平；其邏輯電平是如何產生的呢？看下圖：
下面以LVDS電平的發送端為例說明
划重點：LVDS采用的是電流驅動模式。
在發送端是由一個3.5mA的恆流源進行驅動，電流按照上圖箭頭的方向回流到地，在接收端由於100Ω終端電阻的存在形成350mV的電壓擺幅，接收端被識別為邏輯”1“，反之當電流從地流回至恆流源時，便產生了-350mV的擺幅，被識別為邏輯”0“；對於單個端口而言。負載功耗為1.2mW(350mV*3.5mA=1.2mW);
討論：
（1）端接電阻100Ω的作用是實現電流到電壓的轉換；以及差分信號的阻抗匹配，防止信號發生發射；
（2）LVDS接收端對輸入的差分對信號擺幅要求是100mV;
（3）信號沿變化速率較低。上升沿爬升時間約為0.5ns，因此信號沿變化率為0.7V/ns，其變化率已經很慢了，這樣EMI值就越小，因此LVDS電平有助於減小EMI。
（4）空閑輸入引腳懸空防止噪聲引入，空閑輸出管腳應懸空，以減小功耗。
（5）LVDS電平不適合傳輸大於2Gbps的數據速率，（好像跟他特性里面的最高傳輸速率互相矛盾）
2.2 LVPECL
LVPECL是ECL電平的正電平、低電壓版本；
ECL指的是發射極耦合邏輯，與TTL主體相同也是由三極管構成，不同的是ECL內部的三極管工作於非飽和狀態，滿足邏輯狀態快速變化的需求；ECL常采用負電源供電，而在實際高速設計的時候常采用正電源；
結構：Q1、Q2組成差動放大電路，Q3、Q4發射極輸出；
特點：差分對抗干擾能力強，射極輸出電阻小驅動能力強；
VCC取值為3.3V或2.5V，VBB為內部參考電平；屬於電流驅動型
當V1電平高於VBB時，Q1導通Q2截止,在輸出端Q3導通Q4截止，輸出邏輯“1”；
當V1電平低於VBB時，Q1截止Q2導通,在輸出端Q3截止Q4導通，輸出邏輯“0”；
任意時間段由於Q1或Q2必導通，這就導致LVPECL的功耗大的原因
LVPECL輸入輸出電平尚未在國際上形成標准；
2.3 CML
CML（current Mode Logic）指電流模式邏輯；
常應用於：XAUI（10Gbps以太網連接單元接口）、10G XFI接口（10Gbps以太網串行接口）。
輸出結構：CML的電源VCC一般取1.2V，輸出端由一對三極管組成差動放大電路、兩個三極管的發射極與GND之間串一個16mA的電流源，三極管的集電極與VCC之間串接50Ω電阻。
CML的輸出信號OUT+ 或OUT-其共模電平為VCC-0.2V，擺幅為400mV，因此差分對OUT+與OUT-的擺幅為800mV
CML電平輸入輸出電平，國際標准組織尚無定論不同廠商的器件參數可能不一致；CML支持的數據速率高達10Gbps,極高速信號往往采用匹配方式簡單的CML電平；
3. 三種邏輯電平的比較
①從驅動模式來講：三者都輸入電流驅動，適用於高速應用；
②從耦合方式來講：三種電平都支持直接耦合或AC耦合；
③從功耗上來講：LVDS的擺幅只有350mV,因此其功耗最小，CML與LVPECL擺幅較大，基於結構上的差異CML略低於LVPECL;
④從工作速率將：CML與LVPECL內部三極管工作在非飽和狀態，邏輯翻轉快支持極高速率，LVDS無法支持極高速率；
⑤從端接模式來講：CML輸出直接可以互聯，LVDS需要在輸入端接100歐電阻，LVPECL外圍電路最復雜；
⑥從標准規范來講：只有 LVDS電平在國際上有統一的標准。