世界三大EDA廠商一般指的是Cadence, Synopsys, Mentor Graphics。
數字IC前端設計以RTL設計為起點，以生成可以布局布線的網表為終點；主要是實現用設計的電路實現想法；前端設計主要包括：基本的RTL編程和仿真，IC系統設計、功能驗證、綜合、靜態時序分析、邏輯等值驗證。
做IC前端設計常用的是Synopsys家的EDA工具：如仿真使用的VCS(verilog compiled simulator)，綜合使用的DC(Design Compiler)和時序分析使用的PT( PrimeTime)。
其他EDA工具也有很多，如布線布局使用的ICC(IC Compiler)，做物理驗證的Herclues等。
這里主要介紹下前面提到的VCS，DC，PT這三者
1.VCS
VCS是編譯型Verilog模擬器，它完全支持OVI標准的Verilog HDL語言、PLI和SDF。 VCS具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的ASIC設計，而其模擬精度也完全滿足深亞微米ASIC Sign-Off的要求。VCS結合了節拍式算法和事件驅動算法，具有高性能、大規模和高精度的特點，適用於從行為級、RTL到Sign-Off等各個階段。VCS已經將CoverMeter中所有的覆蓋率測試功能集成，並提供VeraLite、CycleC等智能驗證方法。VCS和Scirocco也支持混合語言仿真。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結果的交互和后處理分析。
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2.DC
Design Compiler為Synopsys公司邏輯合成工具。DC得到全球60多個半導體廠商、380多個工藝庫的支持。據最新Dataquest的統計，Synopsys的邏輯綜合工具占據91%的市場份額。DC是十多年來工業界標准的邏輯綜合工具，也是Synopsys最核心的產品。它使IC設計者在最短的時間內最佳的利用硅片完成設計。它根據設計描述和約束條件並針對特定的工藝庫自動綜合出一個優化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網表等，並產生多種性能報告，在縮短設計時間的同時提高設計性能。Synopsys發布的最新版Design Compiler綜合解決方案--Design Compiler。新版本擴展了拓撲技術，以加速采用先進低功耗和測試技術的設計收斂，幫助設計人員提高生產效率和IC性能。拓撲技術可幫助設計人員正確評估芯片在綜合過程中的功耗，在設計早期解決所有功耗問題。此外，還支持Design Compiler中新的測試壓縮技術，在實現高質量測試的同時，減少測試時間和測試數據量超過100倍，並減少后續物理實現階段由於測試電路帶來的可能的布線擁塞。 新的Design Compiler采用了多項創新綜合技術，如自適應retiming和功耗驅動門控時鍾，性能較以前版本平均提高8%，面積減少4%，功耗降低5%。此外，Synopsys Formality等效檢測解決方案得到了增強，能夠獨立、徹底地驗證這些技術，因此設計者無需舍去驗證就可以實現更高的性能。
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3.PT
PrimeTime是針對復雜、百萬門芯片進行全芯片、門級靜態時序分析的工具。PrimeTime可以集成於邏輯綜合和物理綜合的流程，讓設計者分析並解決復雜的時序問題，並提高時序收斂的速度。PrimeTime是眾多半導體廠商認可的、業界標准的靜態時序分析工具。Galaxy™ 設計平台中的時序驗證核心工具--PrimeTime®的最新版本憑借其靜態時序分析能力和對數百萬門設計進行認可的能力，成為新的時序工具標准。從用戶使用情況顯示，最新發布的PrimeTime的運行速度比之前版本平均提高了2到7倍，從而提升了設計者的設計能力，並實現快速的時序認可。PrimeTime強大的性能得益於在生成報告和基於標准延遲文件（SDF）的時序分析方面的算法的改進。PrimeTime提供全芯片級的靜態時序分析，同時整合了延遲計算和先進的建模功能，以實現有效而又精確的時序認可。PrimeTime SI是全芯片門級信號完整性分析工具。PrimeTime SI建立在成功流片驗證過的PrimeTime平台之上的，提供精確的串擾延遲分析，IR drop(電壓降落)分析和靜態時序分析。PrimeTime SI業界領先的超快運行時間和處理容量讓數百萬門的復雜設計一次流片成功，讓設計者取得極快的進入市場時間。
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