無論是早期的收音機、電視機到計算機、移動通訊終端，還是目前的移動智能終端的4G/5G技術研究、人工智能、雲計算、AR/VR等技術，這些技術發展無疑都對MCU、基帶、FPGA等組成的這些高速電路的計算量要求越來越大，也越來越快。這些都推動着高速電路的蓬勃發展。隨着電路數據速度的暴增，高速電路的學習、應用、研究也越來越難，門檻也越來越高。作為高速電路應用設計發展的工程師們必然要學習很多，同樣也會遇到不少問題。
正如很多硬件工程師在看高速電路時，都會經常看到串一些小電阻，如22歐姆，但是也不是一定串。同樣場合有的串，有的不串。這是為什么呢？
芯片腳串聯了很多電阻
這個電阻有兩個作用第一是阻抗匹配。因為信號源的阻抗很低，跟信號線之間阻抗不匹配，串上一個電阻后，可改善匹配情況，以減少反射，避免振盪等。
嚴格來講，當高速電路中，信號在傳輸介質上的傳輸時間大於信號上升沿或者下降沿的1/4時，該傳輸介質就需要阻抗匹配。一般當PCB走線的長度大於其傳輸信號的波長的1/10時，我們就需要考慮阻抗匹配。(在高頻高速電路時，信號線應用傳輸線理論去解釋，一般低頻低速電路，不在適用)。
比如，100MHz以上的高速數字電路就可以考慮阻抗匹配了主要是基於阻抗匹配方面的考慮,以達到時序統一,延遲時間,走線電容等不會超過范圍!原因在於LAYOUT時可能走線方面不是很匹配!
另外，高速信號線串的小電阻，LAYOUT時應該把它放在CPU端還是放在信號的終端好些呢 ？
一般的做法是在信號源端串小電阻，在信號終端並一個小電阻。在信號源端串一個小電阻，沒有公式的理論：一般傳輸線的特征阻抗為50歐姆左右，而TTL電路輸出電阻大概為13歐姆左右，在源端串一個33歐姆的電子，13+33=46大致和50相當，這樣就可以抑制從終端反射回來的信號再次反射。在信號接收終端並一個小電阻，沒有公式的理論：若信號接收端的輸入阻抗很大，所以並接一個51歐姆的電阻，電阻另一端接參考地，以抑制信號終端反射。信號接收終端串接電阻，從抑制信號反射的角度考慮，只有終端輸入的電阻小於50歐姆。但IC設計時，考慮到接收能量，不會將接收端的收入電阻設計得小.。
常用傳輸線阻抗如下：
1.CVBS視頻信號線 75歐姆
2.MIPI、LVDS信號線 100歐姆
3.USB信號線 90歐姆
4.2G/3G/4G/WIFI天線 50歐姆
5.DDR 50歐姆第二是可以減少信號邊沿的陡峭程度，從而減少高頻噪聲以及過沖等。
因為串聯的電阻，跟信號線的分布電容以及負載的輸入電容等形成一個RC電路，這樣就會降低信號邊沿的陡峭程度。大家知道，如果一個信號的邊沿非常陡峭，含有大量的高頻成分，將會輻射干擾，另外，也容易產生過沖。
而高速在數據電平變化時，電壓和電流都會迅速變化，造成較大瞬態變化（di/dt、dv/dt），這其中便含有大量的高頻成分，抑制干擾源就是盡可能的減小干擾源的du/dt，di/dt。這是抗干擾設計中最優先考慮和最重要的原則，常常會起到事半功倍的效果。減小干擾源的du/dt主要是通過在干擾源兩端並聯電容來實現。減小干擾源的di/dt則是在干擾源回路串聯電感或電阻來實現。
From CSDN