目標器件：復旦微FPGA：JFM7K325T8FCBGA676（對標Xilinx Kintex-7系的XC7K325T）
工程背景：板載4片DDR（AllianceMemory_DDR3L_8G_AS4C512M16D3LB-12BCN-BIN），FPGA實現DDR的簡單讀寫測試
bug message：
[DRC MDRV-1] Multiple Driver Nets: Net <const0> has multiple drivers: GND/G, u_VPX_MIG_DDR3/u_VPX_MIG_DDR3_mig/u_memc_ui_top_std/mem_intfc0/ddr_phy_top0/u_ddr_mc_phy_wrapper/gen_dq_iobuf_HP.gen_dq_iobuf[63：32].u_iobuf_dq/OBUFT/O,
其中gen_dq_iobuf[63:32]是我自己方便改的，原消息是32條信息單列
原因分析：粗心，由於板載4片DDR，數據寬度dq為64bit，而頂層端口的位寬是32bit，在生成MIG時，通過Fixed Pin Out：Pre-existing pin out is known and fixed選項已經指定好了引腳位置信息，所以會報錯有部分信號應與頂層連接，所以將位寬調整下即可。