verilog中integer real數據類型

Given a 100-bit input vector [99:0], reverse its bit ordering.

說明：整數（integer）

 integer類型也是一種寄存器數據類型，integer類型的變量為有符號數，而reg類型的變量則為無符號數，除非特別聲明為有符號數，還有就是integer的位寬為宿主機的字的位數，但最小為32位，用integer的變量都可以用reg定義，只是用於計數更方便而已。reg,integer,real，time都是寄存器數據類型，定義在Verilog中用來保存數值的變量，和實際的硬件電路中的寄存器有區別。

      大多數的矢量類型（reg或者net）都被默認當做無符號數。integer和real是個例外，它們被默認為當做有符號數。

real類型是不可綜合的。
原文鏈接：https://blog.csdn.net/liqiang9410/article/details/76983900

                                                                                      

|        integer類型也是一種寄存器數據類型，integer類型的變量為有符號數，而reg類型的變量則為無符號數，除非特      

|        別聲明為有符號數，還有就是integer的位寬為宿主機的字的位數，但最小為32位，用integer的變量都可以用reg定

|        義，只是用於計數更方便而已。reg,integer,real，time都是寄存器數據類型，定義在Verilog中用來保存數值的變

|        量，和實際的硬件電路中的寄存器有區別。

|        大多數的矢量類型（reg或者net）都被默認當做無符號數。integer和real是個例外，它們被默認為當做有符號數。　　

|        通常，real類型是不可綜合的。　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　

 

 

1.  
   module top_module(
2.  
   input [99:0] in,
3.  
   output [99:0] out
4.  
   );
5.  
   always @(*) begin
6.  
   for(integer i= 0;i < 100 ; i++)begin
7.  
   out[i] = in[99-i];
8.  
   end
9.  
   end
10.  
    endmodule

1.  
   //還是習慣於使用reg類型的變量
2.  
    
3.  
    
4.  
   module top_module(
5.  
   input [99:0] in,
6.  
   output [99:0] out
7.  
   );
8.  
   reg [7:0] i;
9.  
   always @(*) begin
10.  
    for( i= 0;i < 7'd100 ; i= i + 1)begin
11.  
    out[i] = in[99-i];
12.  
    end
13.  
    end
14.  
    endmodule