目錄：
一、環境說明
二、配置DDR3 IP核
備注：參考博文DDR3（1）：IP核調取 - 咸魚FPGA - 博客園 (cnblogs.com)
一、環境說明
- 軟件：VIVADO 2018.3
- 硬件：ARTIX-7
- 前提：新建工程
二、配置DDR3 IP核
- 打開IP核：<IP Catalog> →<Memory Interface Generator(MIG 7 Series)>
2. PAGE1：MIG Output Options (內存接口生成器 輸出選項卡)
備注：AXI4接口：AMBA Advanced extensible Interface（AXI4）slave interfaces；高級可擴展接口從屬接口；
DDR2和DDR3 SDRAM 設計支持內存映射 AXI4接口。AXI4接口只能通過verilog來實現，如果勾選了AXI4接口
那么你在進入IP之前就要選擇verilog語言。不勾選則用戶界面就是最初的接口；
3. PAGE2：Pin Compatible FPGAs（引腳間可兼容的FPGA）
備注：選擇可兼容（封裝和速度等級相等的）FPGA，MIG將會生成目標設備和選擇設備相同的引腳；
4. PAGE3：Memory Selection（存儲接口選擇 選項卡）
5. PAGE4：Controller Options（控制器選項卡）
- Clock Period ：1Gb = 400M x 2 x 16bit ；（400M雙沿=800M單沿）
- Memory Type：DDR3 SDRAM的內存類型有：內存顆粒（component）、內存條（RDIMMs、UDIMMs、SODIMMs）
- Memory Part ：DDR3 SDRAM的內存型號，如果列表里沒有，則需要自己創建新的組件。根據內存顆粒的數據手冊填寫（tcke、tfaw、tras......）
- Data Width：一片DDR3數據位寬為16bit，如果你是兩片則為32bit
- Number of Bank Machines：一個bank mechine管理一個DDR3 bank
6. PAGE6：Memory Options（內存選項卡）
- Input Clock Period：之前選擇的400M時鍾，在4:1的PHY到用戶接口時鍾比例要求下，這里的時鍾是400 x 1/4 = 100M；
7.PAGE7：FPGA Options（FPGA選項卡）
- system clock、reference clock：選擇有single-ended（單端）、differential-signal（差分）、no buffer（內部產生信號）
9.PAGE9：extended FPGA options（擴展選項卡）
10.PAGE10：Pin Selection Options（引腳選擇 選項卡）
- 第一步導入XDC，第二步驗證一下，第三部NEXT；
- 如果這里出現 clk_ref，則說明之前你的clock reference 沒有選擇內部信號；
11.PAGE11：summary
