一、單項選擇題 (12%)
1．計算機硬件系統采用總線結構的主要優點在於便於實現結構的積木化，同時 (① )。
① 減少了信息傳輸線的條數 ② 提高了信息傳輸的速度 ③ 減少了信息的傳輸量 ④ 加重了CPU的工作量
2．變址尋址方式中，操作數的有效地址等於 (③ )。
① 基值寄存器的內容加上形式地址（位移量） ② 堆棧指示器的內容加上形式地址（位移量）
③ 變址寄存器的內容加上形式地址（位移量） ④ 程序計數器的內容加上形式地址（位移量）
3．移碼表示法主要用於 ( ②)。
① 進行兩個操作數的加減運算 ② 表示浮點數的階碼 ③ 進行兩個操作數的乘除運算 ④ 表示浮點數的尾數
4．某機采用定點小數、補碼表示，機器字長為64位，其中包括1位符號，63位尾數，該機所能表示的最小負數為 ( ②)。
① －(12－64– 1) ② －( 2－63– 1) ③ －2－63 ④ －1
5．CPU響應中斷請求的條件之一是 ( ①)。
① 當前微指令執行結束 ② 當前機器周期結束 ③ 當前指令執行結束 ④ 當前DMA處理結束
6．已知[X1]原＝01100110B，[X2]反＝01100111B， [X3]補＝01110011B， [X4]移＝00110011B， X1、X2、X3、X4的關系是 ( )。
① X1＞X2＞X3＞X4 ② X4＞X1＞X2＞X3 ③ X3＞X2＞X1＞X4 ④ X4＞X2＞X1＞X3
7．設機器字長為8位，[x]補＝1.0101100，[y]補＝0.1000110，則 [x]補－[y]補運算的結果是 (③ )。
① 10.1000110 ② 0. 1000110 ③ 負溢出，出錯 ④ 正溢出，出錯
8．運算器雖然是由有許多部件組成的，但其核心部件是 (② )。
① 數據總線 ② 算術邏輯運算單元 ③ 多路開關 ④ 累加器
9．微程序控制器的速度比組合邏輯控制器慢的主要原因是 (① )。
① 增加了從控制存儲器讀取微指令的時間 ② 增加了從主存儲器讀取微指令的時間
③ 增加了從指令寄存器讀取微指令的時間 ④ 增加了從磁盤存儲器讀取微指令的時間
10．已知信息碼M(X)＝1110，生成多項式為G(X)＝110l，而接收方收到的CRC校驗碼D6D5D4D3D2D1D0＝1110110B，則該CRC碼的出錯位是 ( )。
① D1 ② D2 ③ D4 ④ D6
11．在調相制記錄方式中，是利用 ( ④ ) 進行寫“0”和寫“1”的。
① 寫入電流電平的高低變化 ② 寫入電流的幅值變化 ③ 寫入電流的相位變化 ④ 寫入電流的頻率變化
12．在計算機系統中，保存系統當前運行狀態的部件是 (② )。
① 程序計數器 ② 程序狀態條件寄存器 ③累加器 ④ 中斷寄存器
二、填空題 ( 12%)
1.CPU中用於存放當前正在執行的指令並為譯碼部件提供信息的部件是（指令寄存器IR ）。
2.某SRAM芯片的存儲容量為64K×16位，在不采用分時復用技術的條件下，該芯片應具有（ 16）根地址線和（ 16）根數據線；如果采用行/列地址分時復用技術，該芯片最少應具有（ ）根地址線。
3.微程序設計的實質是用（ 程序設計）的思想方法來組織操作控制邏輯，用規整的（存儲邏輯 ）代替繁雜的組合邏輯。
4.在計算機的存儲體系中，為了提高速度，在CPU和主存之間采用了（Cache ），用於存放當前最活躍的程序和數據，其理論根據是（ 程序的局部性原理）原理。
5.一個較完善的指令系統中，按功能分應包含：（ 數據傳送）指令、（ 算術邏輯運算）指令、移位指令、堆棧操作指令、字符串處理指令、程序控制指令，輸入／輸出指令以及系統控制類指令。
6.在中斷系統中，CPU一旦響應中斷，為了防止其他中斷源產生另一次中斷干擾現場保護工作，CPU應立即進行（ 關閉中斷允許）操作。
7.DMA傳送是直接依靠（ 硬件）實現的，可用於外設與內存之間的快速數據直傳。
三、是非判斷題 ( √表示正確，×表示錯誤 5%)
1.馮·諾依曼思想的核心是計算機軟件、硬件在邏輯功能上等效。
2.在變址尋址中，設變址寄存器中的內容為2000H，指令中的地址部分的值為B9H，采用補碼表示，則操作數的有效地址為20B9H。
3.並行接口適於進行近距離數據傳輸；串行接口適於進行遠距離傳輸。
4.CPU在執行程序過程中接到DMA請求后，必須盡快地在一條指令執行完畢后給予響應。
5.在軟件掃描鍵盤中可以采用逐行掃描法和行列掃描法獲得按鍵的位置碼。
四、計算及簡答題 （33%）
1.已知某機的浮點數格式如下：
其中：階碼采用移碼表示，尾數采用補碼表示，基值為均為2。
⑴ 階碼和尾數的位數各自反映了浮點數的什么特性?
⑵ 寫出該浮點數所能表示的規格化最小正數和最小負數的十六進制機器數形式及其對應的十進制真值。
⑶ 設該浮點數的十六進制機器數是44480000H，其對應的十進制真值是多少？
⑷ 若44480000H為IEEE754單精度格式浮點數的十六進制表示，則對應的十進制真值是多少？（提示：IEEE754單精度浮點數階碼采用移127碼，尾數采用原碼表示且小數點前隱含一個1）。
2.圖1是實現補碼一位乘法的部分邏輯結構圖。
⑴ 根據補碼一位乘法的運算規則，寫出圖2中P1、P2處控制邏輯表達式；
⑵ 已知x＝0.1011，y＝－0.1101，利用補碼一位乘法計算[x×y]補。（寫明詳細運算過程）
⑶ 說明采用此邏輯電路進行補碼定點小數乘法時，寄存器A、B、C的作用；在第⑵小題的運算過程中，A、B、C的初值和終值分別是什么。
⑷ 如果要提高計算機執行乘法的速度，可以采用哪些措施？
圖1
3.設某浮點數采用1位數符，1位階符，7位階碼，8位尾數，階碼和尾數均采用補碼表示。
已知x＝＋(0.111011)2×2+5 y＝－(0.110101)2×2+6。請按浮點運算規則計算 [x＋y]補。（要求寫出詳細運算步驟，並對結果進行規格化處理）。
4. ⑴ 微指令編碼有哪幾種常用方式？在分段編碼方式中，分段的原則是什么？
⑵ 圖2為一微程序流程，微程序中共有16條微指令，用字母A～P表示。該微程序流程中存在兩個分支：
① 在分支 a處，利用機器指令操作碼（OP）的最低兩位（I1I0）控制實現微程序執行的 4路轉移；例如：I1I0＝00時，轉向微指令D，I1I0＝10時，轉向微指令L；
② 在分支 b 處，根據程序執行的狀態標志CZ的值決定后繼微地址的轉向。 即：CZ＝1時，微程序的執行轉向微指令F，CZ＝0時，微程序的執行轉向微指令J。 請設計該微程序的微指令的順序控制字段，並為每條微指令分配一個微地址。
圖2
五、設計題
1.某機采用單總線結構，CPU可尋址的最大存儲空間為64KB，數據總線寬度為8位，存儲器按字節編址。采用訪存請求信號
（低電平有效）和讀寫控制信號
（高電平為讀，低電平為寫）同時控制存儲器的讀和寫。系統當前使用的存儲器容量為32KB。其中：
ROM為16KB，采用容量為8K×8bit的ROM芯片，地址范圍為0000H～3FFFH。
RAM為16KB，采用容量為8K×4bit的RAM芯片，地址范圍為C000H～FFFFH。
⑴ 組成該機的存儲器各需多少片ROM和RAM芯片？
⑵ 畫出CPU與存儲器之間的邏輯連接圖。（要注明使用的是什么芯片和門電路）
2.圖3給出了一個雙總線結構模型機的CPU組成框圖。信息傳送方向如圖所示。圖中“○”為控制門，用於控制寄存器與總線之間的接通。ALU可以完成的功能為：
F＝A，F＝B，F＝A＋B，F＝A－B，F＝A＋1，F＝A－1等。
(1)寫出執行加1指令 INC X(R0) 的指令流程和控制信號序列。（注：讀寫主存時，需發出讀（Read）或寫（Write）信號）
(2)設加1指令 INC X(R0) 第一個字節所在的內存單元的地址為1FFEH，則執行完該指令后，PC的值是多少？
(3)執行加1指令 INC X(R0) 共需訪問存儲器多少次？
圖3
3.圖4給出了一個中斷控制邏輯線路。
圖4
圖中：TMi為第i級設備的中斷屏蔽觸發器， TMi＝1 表示屏蔽該設備的中斷請求。（i＝1～6） TDi為第i級設備的完成（或就緒）觸發器，
TDi＝1表示第i級設備工作完成或就緒，可以發出中斷請求。
IRQi為第i級設備的中斷請求觸發器。
IRQi＝1表示第i級設備發出中斷請求。
INTi為第i級設備向CPU或中斷向量地址編碼電路傳送的中斷請求信號。
表1中給出了某時刻各中斷源（設備）的狀態。
請回答：
⑴ 根據表1提供的信息，哪些設備可能發出中斷請求信號使相應的IRQi＝1？
⑵ 根據表1提供的信息，CPU應首先響應哪個設備的中斷請求？
⑶ 若CPU響應了設備6的中斷請求，問應向哪些設備的中斷屏蔽觸發器TMi發出中斷屏蔽信號，使TMi＝1，以便實現多重中斷的處理。
⑷ 如果在CPU執行某用戶程序過程中，有了中斷源1、4的中斷請求，CPU在處理中斷源4的中斷請求過程中，又有了中斷源2、3的中斷請求。請畫出CPU處理各中斷請求的過程。
2022.11.29 23.07更新部分答案，部分答案遺失，請自行作答。