FPGA學習筆記04-VHDL語法基礎-過程 函數語句 PROCEDURE&FUNCTION

1.　　PROCEDURE（過程語句）和FUNCTION（函數語句）的區別

	PROCEDURE	FUNCTION
返回值	多個返回值、不提供返回值	單個返回值
參數	輸入、輸出、雙向參數	輸入參數（信號，常量）
結構	過程首、過程體	函數首、函數體
位置	程序包、結構體、進程	程序包、結構體、進程
相似	順序語句	順序語句

 

2.　　PROCEDURE（過程語句）

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

PACKAGE TEST1 IS
PROCEDURE OPERATE1 (a : in integer;b : out integer; c : INOUT integer);
END PACKAGE TEST1;

PACKAGE BODY TEST1 IS
    PROCEDURE OPERATE1 (a : in integer;b : out integer;c : INOUT integer)IS
    BEGIN
    b := 0;
    c := 0;
        if a>10 then
            b := a+a+a;
            c := 0;
        else
            c := a+a;
            b := 0;
        end if;
    end OPERATE1;
END PACKAGE BODY TEST1;

library ieee;
use ieee.std_logic_1164.all;
use work.TEST1.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;


entity testa is
    port(
        sysclk : in std_logic;
        RST_N  : in std_logic;
        r1     : out integer;
        r2     : out integer
            
    );
end entity;

architecture behav of testa is
20 21 
signal a1 : integer;
begin
    
process(sysclk,RST_N)
begin
    if RST_N = '0' then
        a1 <= 0;
    elsif rising_edge(sysclk) then
        if a1 = 20 then
            a1 <= 0;
        else
            a1 <= a1 + 1;
        end if;
    end if;
end process;

process(a1)

variable r3 : integer:=0;
variable r4 : integer:=0;
begin
    OPERATE1(a1,r3,r4);
    r1 <= r3;
    r2 <= r4;
end process;

end behav;

 

3.　　FUNCTION（函數語句）

library ieee;
use ieee.std_logic_1164.all;
--use work.TEST1.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;


entity testa is
    port(
        sysclk : in std_logic;
        RST_N  : in std_logic;
        r1     : out integer;
        r2     : out integer
            
    );
end entity;

architecture behav of testa is
signal a1 : integer RANGE 0 TO 15;
begin
    
process(sysclk,RST_N)
begin
    if RST_N = '0' then
        a1 <= 0;
    elsif rising_edge(sysclk) then
        if a1 = 13 then
            a1 <= 0;
        else
            a1 <= a1 + 1;
        end if;
    end if;
end process;

process(a1)
function OPERATE1(a: integer RANGE 0 TO 15) RETURN INTEGER IS
    begin
    if (a>10) then
        return 5;
    else
        return a;
    end IF;
    end  OPERATE1;
begin
r1 <= OPERATE1(a1);
end process;
end behav;

 

 備注：以上是兩個較為簡單理解的小例子，不能完全映射語句語法的各種情況；例如函數與過程語句的不同之處，如上文所說，就是輸入參數的信號類型，輸出參數的個數，定義和調用位置等；這里重點備注說明的是函數定義，函數可以程序包、結構體和進程中被定義，當在結構體和進程中可以不必定義函數首，當在程序包中定義時，要定義函數首；值得注意的是，函數的輸入參數數據類型必須定義范圍。　　

4. 參考博文

【FPGA學習筆記】VHDL語言學習筆記（四）並行語句：並行賦值、process、子程序（procedure、function）_yang_jiangning的博客-CSDN博客