我個人使用的是vivado2017.4，這種問題遇到過4 5次了。我認為執行run simulation后卡在Executing analysis and compilation step的原因，主要是vivado與modelsim仿真編譯由於先前的內部錯誤，導致現在無法正常發起Modelsim(很大程度上並非是HDL有問題，vivado和modelsim沒檢測出來；在我使用中，vivado發起行為仿真后基本可以檢測到我HDL的所有問題)。
一些網友提出來，把所有工程文件導入到Modelsim中新建工程進行單獨編譯，找出vivado沒法發現的HDL問題。https://blog.csdn.net/sinat_31206523/article/details/103866723
但我使用這種做法並沒有用，經過多次嘗試，我給出一個有效的辦法：
首先備份好自己的do文件(波形文件)(路徑通常是，"xxxx.sim/ behave/ modelsim"下面的，wave.do)，然后在vivado 的tcl 命令行中，輸入reset_simulation，重置整個仿真；
也可以在左側的GUI選項中，右鍵run simulation，然后重置行為仿真。這樣會清空改工程下所有聯合仿真的信息。
再重新run simulation，就會發現可以通過，並發起modelsim了
