FPGA——vivado FIFO問題記錄


(1)標准FIFO下 synchronization stage


異步時鍾FIFO獨有的值
表示FIFO 讀時鍾域的 rd_data_out開始有值的時間
當 synchronization stages = 4時
在write_data_count被寫入值后,經過(synchronization stages + 2) = 4個讀時鍾上升沿,read_data_count+1

(2)wr_data_out

寫時鍾第一個上升沿檢測到讀使能,寫入一個數據
寫時鍾第二個上升 wr_data_out + 1

(3)more accurate data counts

在FIRST FIFO 要加上more accurate data counts

如果不加,rd_data_count,rd_data_count = 實際FIFO內數據個數 - 2

(4)FIFO復位后寫不進去的問題


復位時,時鍾要存在,不存在busy信號就會跑飛

復位時,寫時鍾消失

復位后,busy信號拉高,FIFO跑飛,不能寫入數據

解決辦法:

1、讓時鍾在復位時,也能工作
2、如果不能讓時鍾在復位時工作,那么就不能使用busy信號,分別設置wr_rst和rd_rst


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