一、設計思路
- STM32F4的SPI通信特點
一旦STM32的SPI啟動之后，SPI的時鍾SCK會一直處於工作狀態，並不是設想中的，只有在STM32讀數據或者寫數據的時候，SCK才會由空閑狀態轉入翻轉狀態
由此，帶來的問題是從機FPGA會因為SCK翻轉而不斷的接收數據，使得從機FPGA得不到想要的數據。解決這個的問題的關鍵在於，在STM32輸出口，定義一個CS片選信號，只有在寫數據或者讀數據的時候激活片選信號，以控制STM32的讀寫
#define SPI_CS PBout(7)
GPIO_InitStructure.GPIO_Pin = GPIO_Pin_7;
GPIO_InitStructure.GPIO_Mode = GPIO_Mode_AF;
GPIO_InitStructure.GPIO_OType = GPIO_OType_PP;
GPIO_InitStructure.GPIO_Speed = GPIO_Speed_100MHz;
GPIO_InitStructure.GPIO_PuPd = GPIO_PuPd_UP;
GPIO_Init(GPIOB, &GPIO_InitStructure);
SPI_CS = 0;
SPI1_ReadWriteByte(0xAB12);
SPI_CS = 1;
- FPGA輸入信號問題
https://www.cnblogs.com/cnlntr/p/14382552.html
因為要接收CS片選信號，不在同一個時鍾域，為防止亞穩態，因此需要異步信號同步化處理,取CS_SYNC[1]為FPGA內部CS控制信號
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
cs_sync <= 2'b11;
else
cs_sync <= {cs_sync[0],spi_cs};
end
- 驗證SPI通信
這里將FPGA接上一個串口發送模塊，STM32按下對應的按鍵發送對應數據到FPGA，FPGA再由串口將數據傳上PC端
二、STM32部分代碼實現
SPI部分————spi.c
/以下是SPI模塊的初始化代碼，配置成主機模式
//SPI口初始化
//這里針是對SPI1的初始化
void SPI1_Init(void)
{
GPIO_InitTypeDef GPIO_InitStructure;
GPIO_InitTypeDef GPIO_InitStructure1;
SPI_InitTypeDef SPI_InitStructure;
RCC_AHB1PeriphClockCmd(RCC_AHB1Periph_GPIOB, ENABLE);//使能GPIOB時鍾
RCC_APB2PeriphClockCmd(RCC_APB2Periph_SPI1, ENABLE);//使能SPI1時鍾
//GPIOFB3,4,5初始化設置
GPIO_InitStructure.GPIO_Pin = GPIO_Pin_3|GPIO_Pin_4|GPIO_Pin_5;//PB3~5復用功能輸出
GPIO_InitStructure.GPIO_Mode = GPIO_Mode_AF;//復用功能
GPIO_InitStructure.GPIO_OType = GPIO_OType_PP;//推挽輸出
GPIO_InitStructure.GPIO_Speed = GPIO_Speed_25MHz;//100MHz
GPIO_InitStructure.GPIO_PuPd = GPIO_PuPd_UP;//上拉
GPIO_Init(GPIOB, &GPIO_InitStructure);//初始化
GPIO_InitStructure1.GPIO_Pin = GPIO_Pin_7;
GPIO_InitStructure1.GPIO_Mode = GPIO_Mode_OUT;
GPIO_InitStructure1.GPIO_OType = GPIO_OType_PP;//推挽輸出
GPIO_InitStructure1.GPIO_Speed = GPIO_High_Speed;//100MHz
GPIO_InitStructure1.GPIO_PuPd = GPIO_PuPd_UP;//上拉
GPIO_Init(GPIOB, &GPIO_InitStructure1);//初始化
GPIO_PinAFConfig(GPIOB,GPIO_PinSource3,GPIO_AF_SPI1); //PB3復用為 SPI1
GPIO_PinAFConfig(GPIOB,GPIO_PinSource4,GPIO_AF_SPI1); //PB4復用為 SPI1
GPIO_PinAFConfig(GPIOB,GPIO_PinSource5,GPIO_AF_SPI1); //PB5復用為 SPI1
//這里只針對SPI口初始化
RCC_APB2PeriphResetCmd(RCC_APB2Periph_SPI1,ENABLE); //復位SPI1
RCC_APB2PeriphResetCmd(RCC_APB2Periph_SPI1,DISABLE); //停止復位SPI1
SPI_InitStructure.SPI_Direction = SPI_Direction_1Line_Tx; //設置SPI單向或者雙向的數據模式:SPI設置為單向
SPI_InitStructure.SPI_Mode = SPI_Mode_Master; //設置SPI工作模式:設置為主SPI
SPI_InitStructure.SPI_DataSize = SPI_DataSize_16b; //設置SPI的數據大小:SPI發送接收16位幀結構
SPI_InitStructure.SPI_CPOL = SPI_CPOL_High; //串行同步時鍾的空閑狀態為高電平
SPI_InitStructure.SPI_CPHA = SPI_CPHA_2Edge; //串行同步時鍾的第二個跳變沿（上升或下降）數據被采樣
SPI_InitStructure.SPI_NSS = SPI_NSS_Soft; //NSS信號由硬件（NSS管腳）還是軟件（使用SSI位）管理:內部NSS信號有SSI位控制
SPI_InitStructure.SPI_BaudRatePrescaler = SPI_BaudRatePrescaler_256; //定義波特率預分頻的值:波特率預分頻值為256
SPI_InitStructure.SPI_FirstBit = SPI_FirstBit_MSB; //指定數據傳輸從MSB位還是LSB位開始:數據傳輸從MSB位開始
SPI_InitStructure.SPI_CRCPolynomial = 7; //CRC值計算的多項式
SPI_Init(SPI1, &SPI_InitStructure); //根據SPI_InitStruct中指定的參數初始化外設SPIx寄存器
SPI_Cmd(SPI1, ENABLE); //使能SPI外設
SPI_CS = 0;
SPI1_ReadWriteByte(0x0000);//啟動傳輸
SPI_CS = 1;
}
//SPI1速度設置函數
//SPI速度=fAPB2/分頻系數
//@ref SPI_BaudRate_Prescaler:SPI_BaudRatePrescaler_2~SPI_BaudRatePrescaler_256
//fAPB2時鍾一般為84Mhz：
void SPI1_SetSpeed(u8 SPI_BaudRatePrescaler)
{
assert_param(IS_SPI_BAUDRATE_PRESCALER(SPI_BaudRatePrescaler));//判斷有效性
SPI1->CR1&=0XFFC7;//位3-5清零，用來設置波特率
SPI1->CR1|=SPI_BaudRatePrescaler; //設置SPI1速度
SPI_Cmd(SPI1,ENABLE); //使能SPI1
}
//SPI1 讀寫一個字節
//TxData:要寫入的字節
//返回值:讀取到的字節
void SPI1_ReadWriteByte(u16 TxData)
{
while (SPI_I2S_GetFlagStatus(SPI1, SPI_I2S_FLAG_TXE) == RESET){}//等待發送區空
SPI_I2S_SendData(SPI1, TxData); //通過外設SPIx發送一個byte 數據
}
SPI部分——spi.h
#ifndef __SPI_H
#define __SPI_H
#include "sys.h"
#define SPI_CS PBout(7)
void SPI1_Init(void); //初始化SPI1口
void SPI1_SetSpeed(u8 SpeedSet); //設置SPI1速度
void SPI1_ReadWriteByte(u16 TxData);//SPI1總線讀兩個個字節
#endif
主程序——main.c
#include "sys.h"
#include "delay.h"
#include "usart.h"
#include "led.h"
#include "lcd.h"
#include "spi.h"
#include "w25qxx.h"
#include "key.h"
int main(void)
{
u8 key;
u16 i = 0;
SPI_CS = 1;
NVIC_PriorityGroupConfig(NVIC_PriorityGroup_2);//設置系統中斷優先級分組2
delay_init(168); //初始化延時函數
LED_Init(); //初始化LED
KEY_Init(); //按鍵初始化
SPI1_Init(); //初始化SPI
SPI1_SetSpeed(SPI_BaudRatePrescaler_8); //設置為10M時鍾,高速模式
while(1)
{
SPI_CS = 1;
key=KEY_Scan(0);
if(key==KEY0_PRES)//KEY0按下
{
SPI_CS = 0;
SPI1_ReadWriteByte(0xAB01);
SPI_CS = 1;
}
if(key==KEY1_PRES)//KEY1按下
{
SPI_CS = 0;
SPI1_ReadWriteByte(0xAB12);
SPI_CS = 1;
}
if(key==KEY2_PRES)//KEY2按下
{
SPI_CS = 0;
SPI1_ReadWriteByte(0xAC83);
SPI_CS = 1;
}
i++;
delay_ms(10);
if(i==20)
{
LED0=!LED0;//提示系統正在運行
i=0;
}
}
}
三、FPGA代碼實現
module spi_slave(
clk , //50MHz時鍾
rst_n , //復位
data_in , //要發送的數據
data_out , //接收到的數據
spi_sck , //主機時鍾
spi_miso , //主收從發（從機）
spi_mosi , //主發從收（從機）
spi_cs , //主機片選，低有效（從機）
tx_en , //發送使能
tx_done , //發送完成標志位
rx_done //接收完成標志位
);
parameter DATA_W = 16;
parameter SYNC_W = 2;
//計數器參數
parameter CNT_W = 4;
parameter CNT_N = DATA_W;
input clk;
input rst_n;
input [DATA_W-1:0] data_in;
input spi_sck;
input spi_mosi;
input spi_cs;
input tx_en;
output [DATA_W-1:0] data_out;
output spi_miso;
output tx_done;
output rx_done;
reg [DATA_W-1:0] data_out;
reg spi_miso;
reg tx_done;
reg rx_done;
//中間變量
reg [SYNC_W-1:0] sck_sync;
wire sck_nedge;
wire sck_pedge;
reg spi_mosi_reg;
reg [SYNC_W-1:0] cs_sync;
// wire cs_nedge;
// wire cs_pedge;
//計數器變量
reg [CNT_W-1:0] cnt_rxbit;
wire add_cnt_rxbit;
wire end_cnt_rxbit;
reg [CNT_W-1:0] cnt_txbit;
wire add_cnt_txbit;
wire end_cnt_txbit;
reg tx_flag;
//CS異步信號同步化
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
cs_sync <= 2'b11;
else
cs_sync <= {cs_sync[0],spi_cs};
end
// assign cs_nedge = cs_sync[1:0] == 2'b10;
// assign cs_pedge = cs_sync[1:0] == 2'b01;
//SCK邊沿檢測
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
//SCK時鍾空閑狀態位高電平，工作模式3
sck_sync <= 2'b11;
else
sck_sync <= {sck_sync[0],spi_sck};
end
assign sck_nedge = sck_sync[1:0] == 2'b10;
assign sck_pedge = sck_sync[1:0] == 2'b01;
//上升沿接收，工作模式三
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
cnt_rxbit <= 0;
else if(add_cnt_rxbit)begin
if(end_cnt_rxbit)
cnt_rxbit <= 0;
else
cnt_rxbit <= cnt_rxbit + 1'b1;
end
end
assign add_cnt_rxbit = sck_pedge && cs_sync[1] == 0;
assign end_cnt_rxbit = add_cnt_rxbit && cnt_rxbit == CNT_N - 1;
//下降沿發送，工作模式三
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
cnt_txbit <= 0;
else if(add_cnt_txbit)begin
if(end_cnt_txbit)
cnt_txbit <= 0;
else
cnt_txbit <= cnt_txbit + 1'b1;
end
end
assign add_cnt_txbit = sck_nedge && tx_flag && cs_sync[1] == 0;
assign end_cnt_txbit = add_cnt_txbit && cnt_txbit == CNT_N - 1;
//因為異步信號同步化的原因，為了與延后的下降沿對齊,多打一拍
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
spi_mosi_reg <= 0;
else
spi_mosi_reg <= spi_mosi;
end
//下降沿接收數據
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
data_out <= 0;
else if(cs_sync[1] == 0)
data_out[CNT_N - 1 - cnt_rxbit ] <= spi_mosi_reg;
end
//上升沿發送數據
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
spi_miso <= 0;
else if(cs_sync[1] == 0 && tx_flag)
spi_miso <= data_in[CNT_N - 1 - cnt_txbit];
else
spi_miso <= 0;
end
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
rx_done <= 0;
else if(end_cnt_rxbit)
rx_done <= 1;
else
rx_done <= 0;
end
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
tx_done <= 0;
else if(end_cnt_txbit)
tx_done <= 1;
else
tx_done <= 0;
end
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
tx_flag <= 0;
else if(tx_en)
tx_flag <= 1;
else if(end_cnt_txbit)
tx_flag <= 0;
end
endmodule
四、FPGA仿真驗證代碼
`timescale 1ns / 1ns
module spi_slave_tb();
parameter DATA_W = 16;
parameter CYCLE = 20;
parameter CYCLE_SPI = 50;
reg clk;
reg rst_n;
reg [DATA_W-1:0] data_in;
reg spi_sck;
reg spi_mosi;
reg spi_cs;
wire [DATA_W-1:0] data_out;
wire spi_miso;
wire rx_done;
wire tx_done;
reg tx_en;
spi_slave spi_slave(
.clk (clk), //50MHz時鍾
.rst_n (rst_n), //復位
.data_in (data_in), //要發送的數據
.data_out (data_out), //接收到的數據
.spi_sck (spi_sck), //主機時鍾
.spi_miso (spi_miso), //主收從發（從機）
.spi_mosi (spi_mosi), //主發從收（從機）
.spi_cs (spi_cs), //主機片選，低有效（從機）
.tx_done (tx_done), //發送完成標志位
.tx_en (tx_en),
.rx_done (rx_done) //接收完成標志位
);
initial begin
rst_n = 1;
#3;
rst_n = 0;
#(3*CYCLE)
rst_n = 1;
end
initial clk = 1;
always #(CYCLE/2) clk = ~clk;
//SCK空閑時為1
initial spi_sck = 1;
always #(CYCLE_SPI/2) spi_sck = ~spi_sck;
// initial begin
// tx_en = 0;
// data_in = 0;
// @ (posedge rst_n)
// #(10*CYCLE)
// data_in = 16'hAAA9;
// tx_en = 1;
// #(CYCLE)
// tx_en = 0;
// end
//輸入信號din0賦值方式
initial begin
#1;
spi_cs = 1;
spi_mosi = 0;
#(10*CYCLE);
//開始賦值
spi_send(16'hAAA1);
#3000;
spi_send(16'hAAA2);
#3000;
spi_send(16'hAAA3);
#3000;
spi_send(16'h5A54);
#2000;
$stop;
end
task spi_send;
input [DATA_W-1:0] data;
//下降沿發送數據
begin
spi_cs = 0;
@(negedge spi_sck)
spi_mosi <= data[15];
@(negedge spi_sck)
spi_mosi <= data[14];
@(negedge spi_sck)
spi_mosi <= data[13];
@(negedge spi_sck)
spi_mosi <= data[12];
@(negedge spi_sck)
spi_mosi <= data[11];
@(negedge spi_sck)
spi_mosi <= data[10];
@(negedge spi_sck)
spi_mosi <= data[9];
@(negedge spi_sck)
spi_mosi <= data[8];
@(negedge spi_sck)
spi_mosi <= data[7];
@(negedge spi_sck)
spi_mosi <= data[6];
@(negedge spi_sck)
spi_mosi <= data[5];
@(negedge spi_sck)
spi_mosi <= data[4];
@(negedge spi_sck)
spi_mosi <= data[3];
@(negedge spi_sck)
spi_mosi <= data[2];
@(negedge spi_sck)
spi_mosi <= data[1];
@(negedge spi_sck)
spi_mosi <= data[0];
@(negedge spi_sck)
spi_cs = 1;
end
endtask
endmodule
五、FPGA實現方法2
module spi_slave(
clk , //50MHz時鍾
rst_n , //復位
data_in , //要發送的數據
data_out , //接收到的數據
spi_sck , //主機時鍾
spi_miso , //主收從發（從機）
spi_mosi , //主發從收（從機）
spi_cs , //主機片選，低有效（從機）
tx_en , //發送使能
tx_done , //發送完成標志位
rx_done //接收完成標志位
);
parameter DATA_W = 16;
parameter SYNC_W = 2;
//計數器參數
parameter CNT_W = 4;
parameter CNT_N = DATA_W;
input clk;
input rst_n;
input [DATA_W-1:0] data_in;
input spi_sck;
input spi_mosi;
input spi_cs;
input tx_en;
output [DATA_W-1:0] data_out;
output spi_miso;
output tx_done;
output rx_done;
reg [DATA_W-1:0] data_out;
reg spi_miso;
reg tx_done;
reg rx_done;
//中間變量
reg [SYNC_W-1:0] sck_sync;
wire sck_nedge;
wire sck_pedge;
reg spi_mosi_reg;
reg [SYNC_W-1:0] cs_sync;
wire cs_nedge;
wire cs_pedge;
reg cs_low;
//計數器變量
reg [CNT_W-1:0] cnt_rxbit;
wire add_cnt_rxbit;
wire end_cnt_rxbit;
reg [CNT_W-1:0] cnt_txbit;
wire add_cnt_txbit;
wire end_cnt_txbit;
reg tx_flag;
//CS異步信號同步化
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
cs_sync <= 2'b11;
else
cs_sync <= {cs_sync[0],spi_cs};
end
assign cs_nedge = cs_sync[1:0] == 2'b10;
assign cs_pedge = cs_sync[1:0] == 2'b01;
//SCK邊沿檢測
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
//SCK時鍾空閑狀態位高電平，工作模式3
sck_sync <= 2'b11;
else
sck_sync <= {sck_sync[0],spi_sck};
end
assign sck_nedge = sck_sync[1:0] == 2'b10;
assign sck_pedge = sck_sync[1:0] == 2'b01;
//上升沿接收，工作模式三
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
cnt_rxbit <= 0;
else if(add_cnt_rxbit)begin
if(end_cnt_rxbit)
cnt_rxbit <= 0;
else
cnt_rxbit <= cnt_rxbit + 1'b1;
end
end
assign add_cnt_rxbit = sck_pedge && cs_low;
assign end_cnt_rxbit = add_cnt_rxbit && cnt_rxbit == CNT_N - 1;
//下降沿發送，工作模式三
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
cnt_txbit <= 0;
else if(add_cnt_txbit)begin
if(end_cnt_txbit)
cnt_txbit <= 0;
else
cnt_txbit <= cnt_txbit + 1'b1;
end
end
assign add_cnt_txbit = sck_nedge && tx_flag && cs_low;
assign end_cnt_txbit = add_cnt_txbit && cnt_txbit == CNT_N - 1;
//因為異步信號同步化的原因，為了與延后的下降沿對齊,多打一拍
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
spi_mosi_reg <= 0;
else
spi_mosi_reg <= spi_mosi;
end
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
data_out <= 0;
else if(cs_low)
data_out[CNT_N - 1 - cnt_rxbit ] <= spi_mosi_reg;
end
//上升沿發送數據
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
spi_miso <= 0;
else if(cs_low && tx_flag)
spi_miso <= data_in[CNT_N - 1 - cnt_txbit];
else
spi_miso <= 0;
end
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
rx_done <= 0;
else if(end_cnt_rxbit)
rx_done <= 1;
else
rx_done <= 0;
end
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
tx_done <= 0;
else if(end_cnt_txbit)
tx_done <= 1;
else
tx_done <= 0;
end
//cs為低電平標志信號,當計數器計數完成，即使當前CS還沒有失效，拉低標志信號，防止余的CS導致計數器又在計數，當cs出現下降沿時，開始計數
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
cs_low <= 0;
else if(end_cnt_rxbit)
cs_low <= 0;
else if(cs_nedge)
cs_low <= 1;
end
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
tx_flag <= 0;
else if(tx_en)
tx_flag <= 1;
else if(end_cnt_txbit)
tx_flag <= 0;
end
endmodule
六、FPGA板級驗證相關代碼
串口子模塊
https://www.cnblogs.com/cnlntr/p/14318412.html
頂層模塊
module spi_test(
clk ,
rst_n ,
spi_sck ,
spi_mosi ,
spi_miso ,
uart_tx ,
spi_cs ,
led_out
);
parameter DATA_W = 16;
parameter LED_W = 8;
input clk;
input rst_n;
input spi_sck;
input spi_mosi;
input spi_cs;
output spi_miso;
output [LED_W-1:0] led_out;
output uart_tx;
wire spi_miso;
reg [LED_W-1:0] led_out;
wire [DATA_W-1:0] data_out;
wire tx_done;
wire rx_done;
wire uart_tx;
spi_slave spi_slave(
.clk (clk), //50MHz時鍾
.rst_n (rst_n), //復位
.data_in (16'd0), //要發送的數據
.data_out (data_out),//接收到的數據
.spi_sck (spi_sck), //主機時鍾
.spi_miso (spi_miso),//主收從發（從機）
.spi_mosi (spi_mosi),//主發從收（從機）
.spi_cs (spi_cs), //主機片選，低有效（從機）
.tx_en (0), //發送使能
.tx_done (tx_done), //發送完成標志位
.rx_done (rx_done) //接收完成標志位
);
uart_tx_multibyte uart_tx_multibyte(
.clk (clk), //時鍾
.rst_n (rst_n), //復位
.data_n (data_out), //要發送的多字節數據
.trans_go (rx_done), //發送使能
.uart_tx (uart_tx) //串口發送數據
);
always @(posedge clk or negedge rst_n)begin
if(!rst_n)
led_out <= 0;
else if(rx_done) begin
case(data_out)
16'hAA01:led_out <= 8'b0000_0001;
16'hAA02:led_out <= 8'b0000_0010;
16'hAA03:led_out <= 8'b0000_0100;
default:led_out <= data_out[7:0];
endcase
end
end
ila_spi ila_spi (
.clk(clk), // input wire clk
.probe0(spi_cs) // input wire [0:0] probe0
);
endmodule