轉自：https://blog.csdn.net/YYP_8020/article/details/107332430
本篇介紹的是Cadence IC617自帶混合信號仿真的教程。演示了如何在圖形界面中設置和運行VirtuosoAMS Designer仿真器IC617和INCISIVE151中的各種環境。它說明了如何同時具有Verilog的設計模塊（數字部分）和原理圖數據庫（模擬部分）。
AMS Designer模擬器是一種混合信號模擬器，混合信號設計通常包含兩個部分：模擬部分和數字部分。
本教程用到的庫文件下載鏈接: https://pan.baidu.com/s/1MlCNKHZm_89WtcP3fiyvHg 密碼: 1mvp
第一步
下載后拷貝到自己的工程目錄下解壓
1.gunzip –c AMSDInADE.tar.gz | tar xvf-
2.cd amsdInADE
3.啟動virtuoso
第二步
1.在CIW窗口中，點擊 File — Import — Verilog。 彈出“ Verilog輸入”窗口。
2.在Verilog Files To Import添加.v文件（PLL_160MHZ_PDIV.v和PLL_160MHZ_MDIV.v，這兩個在dig_source目錄下）
3.在Global Net Options中把VDD！改為VDD1！
注意：本示例中僅使用VDD和VSS，它們不是全局網絡。為了避免名稱沖突，將名稱更改為VDD1!。
4.導入完成后，將出現一條消息，詢問您是否要查看日志文件。 請點擊是，顯示日志文件窗口。
如果導入過程中出現問題，您將在此日志文件中看到錯誤或警告消息處理，然后關閉日志文件。
第三步
1.在CIW窗口點擊 Tools — Library Manager ,可以看到在amsPLL庫里生成兩個新的cell：PLL_160MHZ_MDIV和PLL_160MHZ_PDIV
2.打開amsPLL.PLL_160MHZ的schematic，把剛.v生成的PLL_160MHZ_MDIV和PLL_160MHZ_PDIV填加到原理圖中。（教程中已經添加進去了，可把原來的刪除，更換成剛.v生成的PLL_160MHZ_MDIV和PLL_160MHZ_PDIV）
3.保存后退出。
第四步
1.在Library Manager中突出顯示amsPLL.pll_160MHZ_sim：schematic，然后單擊File ->New -> Cell View.
2.單擊type，然后選擇config類型
3.點擊確認，在彈出的界面中選擇
4.點OK后可以看到amsPLL.PLL_160MHZ綁定到“ verilogams”。 這是因為它有提供“ verilogams”視圖，並且該視圖首先出現在視圖列表中。如果打算使用行為模型來模擬此DUT，則可以開始使用了。但是，在此示例中，使用“schematic”config對其進行仿真。需要更改視圖。
5.選中verilogams，右鍵set cell view改成schematic，然后點擊HED中的“更新”圖標。
6.單擊層次結構編輯器左側的“open”以打開配置的schematic。pll_160MHZ_sim單元的config view已添加到Library Manager。
7.在Schematic Editor中的Launch -> ADE L中，打開“Analog Design Environment L”。
8.在ADE窗口中，單擊Setup — Simulator/Directory/Host，然后將模擬器設置為Simulator：ams。單擊確定。
9.單擊Analyses — Choose。 然后在“Stop Time”字段中填入8u。 單擊Enabled，然后單擊確定。
10.單擊Setup — Model Libraries。 在“模型庫設置”表單中，單擊“瀏覽”按鈕以找到從./models/spectre目錄中找到gpdk090.scs文件。 單擊部分字段，然后選擇NN，然后單擊“確定”。
11.單擊 Setup — Connect Rules.
12.單擊“Customize”部分中的自定義，將description更改為My_ConnRules_25V_full_fast的描述。
單擊L2E_2，然后在“參數”列表中的vsup，在“值”字段中將1.8更改為2.5，然后單擊更改。
同樣修改別的值。
參數：
L2E_2 vsup=2.5 vlo=0.2n tr=0.2n tf=0.2n rlo=200 rhi=200
E2L_2 vsup=2.5 vthi=1.7 vtlo=0.8 tr=0.2n
Bidir_2 vsup=2.5 vthi=1.7 vtlo=0.8 tr=0.2n tf=0.2n
13.單擊確定，點Add,然后選擇新的修改后的連接規則。 請點擊Rename名稱並將其編輯為My_ConnRules_25V_full_fast。 單擊確定。
14.在ADE窗口中，單擊outputs-To Be Plotted — Select on Schematic選擇，然后在頂層點擊CLK_REF和CLK_160MHZ。 然后進入I3中點擊vCNTL和VCO_CLK兩條線。然后在ADE窗口中會顯示這四條線。
15.Simulation – Netlister and Run Options
16.在ADE窗口中，單擊Simulation-Netlist-Create。 網表處理完成后，單擊Simulation - Netlist - Display以顯示Verilog-AMS格式的網表。
17. 在ADE模擬中窗口，雙擊列表中的fREF變量，在“值”字段中添加25M然后單擊確定
18.然后點運行開始仿真，仿真過程需要有點久。
19.仿真結束后會彈出前面選中四條線的仿真波形。
本混合信號的仿真教程到這就結束了