Clock Gating Cell Connection
set_dft_configuration -connect_clock_gating enable 默認enable
set_clock_gating_style -control_signal test_model | scan_enable
-sequential_cell latch
-positive_edge_logic {integrated }
-control_point before
-control_signal test_mode]
-observation_point true
set_dft_clock_gating_configuration -exclude_elements [list] 用於At speed中
control point ：before VS after
基於latch的clock gating要求使能信號始終在時鍾的下降沿之后到達。 如果控制點在latch前，則不會違反要求、故障不會損壞時鍾輸出。
如果測試工具不支持將控制點在clock gating latch之前，則使用-control_point after將控制點插入clock gating latch之后。
Scan Enable VS Test Mode
Scan enable僅在scan mode下active；Test mode在整個test期間active
Scan enable通常比Test mode帶來更高的故障覆蓋率。Scan enable的故障覆蓋率與沒有clock gating的電路差不多。
但在某些情況下，必須使用Test mode。 例如，如果將point放在latch之前，並且測試工具不支持Scan enable控制點位置，則可能需要使用Test mode。
使用Test Mode提高可觀察性
使用Test mode時，EN信號和控制邏輯中的其他信號不可測試。 如果使用test_mode，則可以通過在時鍾門控期間添加可觀察性邏輯來增加測試模式下的故障覆蓋率。
注意： 使用-control_signal scan_enable選項時，無需通過可觀察性邏輯來增加可觀察性。