FPGA的PCB設計

一、FPGA的高速電路板設計

PCB板的設計規模增大，IO傳輸問題也就出現。為了兼容其他高速模塊，必須對PCB的設計進行優化。

1️⃣電源濾波，降低系統噪聲2️⃣匹配信號線3️⃣降低並行走線的噪擾4️⃣減小反彈效應5️⃣進行阻抗匹配

為了實現上述要求，可以采用的方法有：

（1）選擇合適的材料

一般選用介電常數越小的材料，傳輸阻抗越小，傳輸損耗越小。Altera中給出了FR-4的高速報告，說明FR-4可以跑高速設計。但是，一般還是需要了解廠家的材料的信息，用於整個設計的阻抗計算。

（2）PCB上傳輸走線

有微帶傳輸線布局（單一參考面）和帶狀傳輸線布局（雙參考平面）兩種，可以支持基本的設計。

（3）阻抗計算

在PCB板設計之初就做好阻抗的控制，保證后期有足夠的時序余量。

（4）降低串擾和維持信號完整性的布線方法

1️⃣在允許范圍內，提高線距

2️⃣臨近地線，可以去耦合

3️⃣差分布線，可以提高信號完整性

4️⃣存在明顯耦合，可以在不同層之間布設相互垂直的單端信號（這個目前不清楚咋做）

5️⃣減小並線長度，減少長耦合走線

二、FPGA的電源供電

（1）供電要求

1️⃣單調性：帶電源爬升過程中單調非負斜率（下降則為非正），能夠減小噪聲。

2️⃣軟啟動：FPGA啟動時需要特定的電流，不能爬升的太快，每一級的電源達到預定狀態需要時間。

3️⃣最大最小爬升時間：最大爬升時間是保證不會久留於閾值電壓附近，盡快達到邏輯電平。最小爬升時間保證不會出現浪涌電流狀況。

4️⃣敏感模擬元件：需要穩定的電壓，不能有太大的電壓波動存在。FPGA上的PLL就需要單獨的線性電壓源供電。

（2）Altera的供電策略

1️⃣電源層盡量靠近FPGA，可以減少BGA過孔電感

2️⃣將Transceiver作為布局最高優先級（高速收發器含有內部調制器、電流足夠低、必須分配收發器關鍵軌道最高優先級這三種情況除外）

3️⃣大電流電源軌道考慮：無高速收發器則大電流最高級，有則置於次優先級（核心電壓則可以放於最遠處）

4️⃣PLL電源及其他電源：PLL作為第三級考慮，其他電源按需分配。

三、退耦電容

（1）退耦電容的作用

利用電容的諧振頻率的極小范圍實現濾波，將噪聲去除。

（2）計算電容值

實際電容的計算比較復雜，可以使用軟件自動計算。

（3）電容的擺放

退耦電容最好的擺放就是盡可能的靠近電源或者地，保證最小的阻值和最小的感抗。