首先我們要分析Cmos電路的功耗來源。
高器件延遲的Cmos電路之所以能取代低延遲的TLL，最大的優點之一就是功耗低，主要原因靜止狀態下截止電流極低。原因在於Cmos（Complemetary Symmetry Metal-Oxide-Semiconductor Circuit) 內部互補對稱的兩個Mos管總是處於一個截止一個導通的狀態，而且截止內阻極高。
不過實際電路中，還是存在靜態功耗和動態功耗兩部分的。
動態功耗又可以分為兩部分，第一是負載電容充放電的功耗，第二是mos管瞬間導通的功耗。
負載電容充放電所產生的功耗與負載電容的電容量，信號翻轉頻率，以及電源電壓平方成正比
瞬間導通功耗和電源電壓，輸入信號翻轉頻率以及電路內部參數有關。
降低動態功耗的方法也很簡單，也就是降低信號翻轉頻率。而數字電路中無非就是組合邏輯和時序邏輯(寄存器）。
對於時序邏輯（寄存器），就是我們常用的Clock Gating，門控時鍾。具體做法就是在寄存器不用的時候，將它的時鍾關閉，這樣它就會停止翻轉。
而對於組合邏輯，也就是門電路，我們也把它上游的寄存器關閉。除此之外，還可以將模塊經常翻轉的的輸入端口置成常量，因為這個算是最上游了吧，這樣就徹底消除了所有的翻轉。
靜態功耗和溫度，電壓，以及生產工藝有關。特別是柵極寬度進入nm級之后，漏電流成為靜態電流的主要成分，生產工藝的影響越來越大。
降低溫度，電源電壓，以及優化工藝可以降低靜態功耗。
順便說一句，更低的電壓還能帶來更高的速度，我的理解就是因為上升和下降的時間都可以變短了，舉例子就是DDR從2到3再到4，電壓從1.8->1.5->1.2。
那么對於低功耗優化設計可以做如下總結：
- 修改邏輯，減少資源使用量。
- 使用更好的工藝。
- 降低電壓，使用電壓分區設計
- 降低頻率，使用頻率分區設計
- 關閉時鍾。
另外在這里總結一下關於二極管電路的一些知識。
N溝道Mos管 negative 截止 P溝道Mos管 positive 截止
直流噪聲容限，二極管電路的直流噪聲容限遠小於交流噪聲容限，Cmos門電路的輸出最高低電平要低於輸入最高低電平，差值為直流輸入低電平噪聲容限。輸出最低高電平要高於輸入最低高電平，差值為直流輸入高電平噪聲容限。
交流噪聲容限，即能改變門電路輸出的短脈沖，因為負載電容和寄生電容的存在，短脈沖會被濾除。但是能否濾除的根本決定因素在於電荷量，假如電荷量足夠大，能完全充滿這些電容達到導通/截止電壓的話，還是會造成輸出改變。（充電是為了升高電壓使得二極管導通截止狀態改變）因此可以說交流噪聲的脈沖越短，容限越大（需要更高的脈沖電壓，因為電荷量等於電流和時間的積分，而電流等於電壓除以電阻）。
扇出表示一個電路的輸出端能驅動同類型負載電路輸入端的數目。這個值取決於工作頻率和負載電容。因為限制扇出的主要因素就是負載電容充電速度和建立保持時間的關系。而建立保持時間又與工作頻率直接相關。工作頻率越高，扇出越小，負載電容越大，扇出越小。
線與邏輯，就是與，不過實現有點復雜，就是有個前提條件。條件是線與的輸入也要是OD門/OC門的輸出端，這幾個輸出端的連線直接相連就能實現與的邏輯。而OC（Open Collector) 集電極開路 對應TLL（三極管），OD（Open Drain） 漏極開路 對應Mos，原理相似。開路我們則想到上拉和下拉電阻。
上拉/下拉電阻：原因在於，管腳懸空（空氣電阻很高，高阻態）時容易出現感應電動勢，這時難以確定電平狀態，因此需要對應的操作將其拉高或者置低到一個確定的值。
對於輸入來說，假如原來輸入是低電平，那么斷開時需要接Vcc拉至高，io的阻抗很高，加電阻只有很小的分壓。如果沒有電阻，那么不斷開的時候就會出現問題，Vcc直接連到了低電平（也有可能是接地，那么就會短路），這個時候假如不短路我們也無法確定輸入電壓。
輸入原本為高則需要接地拉至低。同樣，如果沒有這個電阻，不斷開的時候原本的高電平輸入就直接接地了，不僅會短路還讓我們無法確定電壓。
對於輸出，輸出高電平時，接上拉電阻可以補充電流，增強扇出能力。但是也不能太小，太小有可能超出下游電流容限。輸出低電平時，接下拉電阻可以分流，太小分流太多。
